湖南工学院《数电实验课程》教案doc.docx
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湖南工学院《数电实验课程》教案doc
实验一基本门电路的逻辑功能测试
1.实验目的
(1)熟悉各种基本逻辑门电路的逻辑符号和逻辑功能。
(2)掌握集成门电路器件的使用及逻辑功能测试方法。
(3)熟悉数字电路实验台的结构、基本功能和使用方法。
二实验设备与器材
实验所用设备与器材见表1.1。
表1.1实验1.1的设备与器材
序号
名称
型号与规格
数量
备注
1
通用电学实验台
JD-2000
1台
内含0-30V可调
直流稳压电源
2
示波器
CA8120A/COS5020
3
数字万用表
1个
4
双列直插式集成电路插座
1组
5
逻辑电平开关
1组
6
LED发光二极管显示器
1组
7
四2输入与非门
74LS00
2个
8
双四输入与非门
74LS20
1个
9
四2输入异或门
74LS86
1个
10
连接导线
若干
三.实验电路与说明
集成逻辑门电路是最简单和最基本的数字集成元件。
任何复杂的组合电路和时序电路都可用逻辑门通过适当的组合连接而成。
棊本逻辑运算有打、或、非运算,相应的基本逻辑门有为、或、非门。
目前已有门类齐全的集成门电路,如与非门、或非门、界或门等。
虽然大、中规模集成电路相继问世,但要组成某一个系统时,仍少不了各种门电路。
TTL集成电路由于工作速度快、输岀幅度人、种类多、不易损坏等特点而使用较广。
如图6.1所示为TTL基本逻辑门电路的逻辑符号图。
CMOS集成电路功耗低,输出幅度人,扇出能力强,电源范围较宽,应川也很广泛。
四.实验内容与步骤
(1)芯片管脚的识別
74LS00、74LS20、74LS86芯片管脚排列如图1.1所示,其电源和地一般在芯片的两端,对于14管脚的集成芯片,7脚为电源地,14脚为电源止,其余管脚为输入和输出。
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(c)74LS86异或门
图1.174LS00、74LS20、74LS86芯片管脚排列
管脚识别方法是:
将集成块正面(冇字的一面)对准使用者,以左边凹口或小标志点“・”为起始脚,从下往上按逆时针方向向前数1、2、3、…、刀脚。
使用时,查找IC手册即可知各管脚的功能。
(2)74LS00与非门逻辑功能的测试
将74LS00集成芯片插入TC空插座中,管脚排列见图1.1(a),输入端接逻辑电平开关,输岀端接LED发光二极管显示器,管脚14接+5V电源,管脚7接地,按表1.2输入要求测试,将实验结果填入表1.2输岀列屮。
表1.274LS00与非门逻辑功能的测试结果
输入
输出
A
B
Q(电平)
Q(电压)
0
0
0
1
1
0
1
1
(3)74LS20与非门逻辑功能的测试
按表1.3输入要求测试并将实验结果填入表1.3输出列中。
表1.374LS20与非门逻辑功能的测试结果
输入
输出
ABCD
Q(电平)
Q(电压)
1111
0111
1011
1101
1110
(4)74LS86#或门逻辑功能的测试
按表1.4要求测试将实验结果填入表1.4屮。
表1.474LS86异或门逻辑功能的测试结果
输入
输出
A
B
Q(电平)
Q(电压)
0
0
0
1
1
0
1
1
(5)分析、测试用与非门74LS00组成的半加器的逻辑功能
1逻辑表达式:
S=AB+=A㊉B
C=AB
2
实验电路如图1.3所示,用逻辑功能正常的与非门组成半加器电路。
图1.3与非门组成的半加器电路图图1.4界或门、与非门组成的半加器电路
③实测半加器真值表
半加器逻辑功能的测试结果填入表1.5屮。
表1.5半加器逻辑功能的测试结杲
输入
输出s
输出C
A
B
电平
电压
电平
电压
0
0
0
1
1
0
1
1
(6)分析、测试用异或门74LS86和与非门74LS00组成的半加器逻辑功能
实验电路如图1.4所示,实测真值表同表1.5o
五实验总结与分析
1、完成实验内容,记录实验数据。
2、对实验结果进行分析,判断是否符合要求。
3、总结归纳本次实验用到的知识点。
4、按要求写出验证性实验报告。
六实验思考题
1、与非门什么情况下输出高电平?
什么情况下输出低电平?
与非门不用的输入端应如何处理?
2、如果与非门的一个输入端接连续时钟脉冲,那么:
(1)其余输入端是什么状态时,允许脉冲通过?
脉冲通过时,输出端波形与输入端波形有何差别?
(2)其余输入端是什么状态时,不允许脉冲通过?
这种情况下与非门输出是什么状态?
3、心得体会与其他。
注意事项
1、接拆线都要在断开电源(5V)的情况下进行。
2、TTL电路电源电压Vcc=+5V;检查电源是否为5V(不要超过+5V)。
实验二MSI组合逻辑电路的设计与调试(设计性)
一、实验目的
1、了解编码器、译码器、数据选择器等中规模数字集成电路(MSI)的性能及使用方法;
2、用集成译码器和数据选择器设计简单的逻辑函数产生器。
3、掌握组合逻辑电路的设计与测试方法。
二、实验设计要求与主要技术指标
1、查出74LS151、74LS04、74LS138及74LS283等外引线排列图和功能表•并记录.
2、试用数据选择器74LS15K或译码器74LS138和与非门)设计一个监测信号灯工作状态的逻辑电路。
其条件是,信号灯由红(用R表示)、黄(用Y代表)和绿(用G表示)三种颜色灯组成,正常工作时,任何时刻只能是红、绿或黄当中的一种灯亮。
而当出现其它五种灯亮状态时,电路发牛故障,要求逻辑电路发岀故障信号。
设用数据开关的1、0分别表示R、Y、G灯的亮和灭状态,故障信号由试验器屮的灯亮表示,试将设计的逻辑电路用实验验证,并列表记下实验结果。
3、用一片4位加法器74LS283组成一个代码转换电路,将BCD代码的8421码转成余3码。
4、根据实验内容及耍求确实丿施方案,画出设计电路,连线测试。
三、实验设备与器材
实验所用设备与器材见表2・1。
表2・1实验设备与器材
序号
名称
型号与规格
数量
备注
1
通用电学实验台
JD-2000
1台
内含0・30V可调
直流稳压电源
2
数字多用表
DT930FD或UT52
1台
实验测试线路检查用
3
示波器
CA8120A或COS5020
1台
4
双列直插式集成电路插座
1组
5
逻辑电平开关
1组
6
数据选择器
74LS151
1片
7
译码器
74LS138
1片
8
4位加法器
74LS283
1片
9
反相器
74LS04
1片
四、实验原理与说明
(1)使用中、小规模集成电路来设计组合电路是最常见的逻辑电路。
设计组合电路的一般
步骤如图2-1所示。
图2.1组合逻辑电路设计流程图
根据设计任务的要求建立输入、输出变暈,并列出真值表。
然示用逻辑代数或卡诺图化简法求出简化的逻辑表达式,并按实际选用逻辑门的类型修改逻辑表达式。
根据简化后的逻辑表达式画出逻辑图,用标准器件构成逻辑电路。
最后,用实验来验证设计的止确性。
(3)八选一数据选择器74LS151
八选一数据选择器74LS151的外引线排列图和功能表分别如图5-2和表5-2所示。
由表5・2可以看岀,当选通输入端ST=0时,y是A2、Al、Ao和输入数据DO〜D7的与或函数,它的表达式见式(5-1)o式中mi是A2、Al、A0构成的最小项,显然当Di=l时,其对应的
最小项mi在与或表达式中出现。
当Di=O时,对应的最小项就不出现。
利用这一点,可以实现组合逻辑函数。
7
式(2-1)
y=Dp
1=0
将数据选择器数据输入DO〜D7作为函数的输入变量,地址选择输入信号A2、Al、A0作为控制信号,控制各最小项在输出逻辑函数中是否出现,选通输入端莎始终保持低电平,
表2・374LS138逻辑功能表
输入
输出
选通
译码地址
译码
ST..、
STb+STc
A?
Ao
Y0Y\Y1Y3YaY5Y6Yj
X
1
XXX
11111111
0
X
XXX
11111111
1
0
000
01111111
1
0
001
10111111
1
0
010
11011111
1
0
011
11101111
1
0
100
11110111
1
0
101
11111011
1
0
110
11111101
1
0
111
11111110
五、实验电路设计与测试图2-374LS138外引线排列图
按组合逻辑电路设计顺序写出完整的实验步骤,包括设计真值表,表达式,电路图,测试结果,
A信号灯监测电路设计与测试
1、根据信号灯监测电路要求洌出真值表如表2・4所示,
2、根据真值表2-4写出表达式如式(2・2)所示
Y二A'B'C'+A'BC+AB'C+ABC'+ABC式(2-2)
用74LS151设计电路,根据74LS151逻辑功能表,可以将式(2・2)转换成式(2・3)所示.
Y=mODO+m3D3+m5D5+m6D6+m7D7
令D0=D3=D5=D6=D7=l;Dl=D2=D4=0,式(2・3)
用74LS138设计电路,根据74LS138逻辑功能,可以将式(2・2)转换成式(24)所示.
Y=Y0+Y3+Y5+Y6+Y7=(Y0'Y3'Y5'Y6'Y7')',式(2・4)
3、由式(2・3河画出74LS151设计信号灯监测电路图如图2-4所示,
由式(2⑷可画出74LS138设计信号灯监测电路图如图2-5所示.
4、根据图2-4连线测式,结果记入表2-5中.
根据图2-5连线测式,结果记入表2-6中.
B代码转换电路设计
1、根据代码转换电路要求,列出真值表如表2・7所示,
2、根据真值表2-7写出表达式如式(2・5)所示
Y4Y3Y2Y1=A4A3A2A1+0011式(2-5)
3、由式(2・5)可画出电路如图2・6所示,
4、根据图2-6连线测式,结果记入表2-8中.
六、实验分析与总结・
将测试结果与设计要求比较判断是否符合要求
将测试值表2-5和2-6与真值表2-4比鮫,结果是相同的,说明分别用数据选择器74LS151和译码器74LS138设计信号灯监测电路符合要求,实验成功
将测试值表2-8与真值表2-7比较,结果是相同的,说明用全加器74LS283设计代码转换电路符合要求,实验成功
六、思考题
1使用中、小规模集成门电路设计组合逻辑电路的一般方法是什么?
2在进行组合逻辑电路设计时,什么是最佳设计方案?
实验三集成触发器功能测试(验证性)
一、实验目的
1、熟悉JK和D触发器两种类型集成触发器的功能及使用方法。
2、熟悉触发器的功能测试。
3、学会运用触发器设计简单的实用电路.
二、实验任务及要求
1、测试JK触发器(74LS112)的逻辑功能并记录.
2、测试D触发器(74LS74)的逻辑功能并记录.
3、用74LS112或74LS74加上与非门74LS00设计一个简单的2到4人的抡答器,画出电路图写出设计依据、抡答过程及抡答结果
三、实验原理与电路说明
JK触发器74LS112的引脚排列及符号如图6-1所示。
电源Wc为+5V。
图3-1JK触发器74LS112的引脚排列及符号
双D触发器74LS74的引脚排列及符号如图6-2所示。
电源卩cc为+5V。
图3-274LS74的引脚排列及符号
四、实验设备与器材
实验所用设备与器材见表3・1。
表3・1设备与器材
序号
名称
型号与规格
数量
备注
1
通用电学实验台
JD-2000
1台
内含0・30V可调
肓流稳压电源
数字多用表
DT930FD或
UT52
1台
实验测试线路检查用
示波器
CA8120A或
C0S5020
1台
2
双列宜插式集成电路插座
1m
3
逻辑电平开关
1组
5
JK触发器
74LS112,
1个
6
D触发器
74LS74
1个
8
连接导线
若干
五、实验内容与步骤
1、JK触发器(74LS112)的功能测试
JK触发器74LS112的引脚排列及符号如图3-1所示。
①将JK触发器74LS112的石和町端按照表3・2要求改变,观察Q与◎的状态。
结果记录于表3-2屮。
表6-274LS112的Q与0的状态
Q(理论值)
0(理
论值)
Q(测试值)
Q(测
试值)
1
1
1
1-0
1
0-1
1-*0
1
Of1
1
1-0
1-0
0-*1
0-1
②按表3-3要求,测试记录触发器的逻辑功能。
结果记录于表3-3中(表中CP由单脉冲源供给)o
表3-3JK触发器的逻辑功能
SdR”JKCP
Qn+1(测试值)
功能总结
Qn二0Qn=1
01XXX
10XXX
11001
11011
11101
11111
2、D触发器74LS74的功能测试
双D触发器74LS74的引脚排列及符号如图6-2所示。
按表3-4要求测试并记录D触发器74LS74的逻辑功能结果记入表3-4屮。
表3-474LS74的逻辑功能
D
•CP
Qn=0
Qn=l
■
JL
JL
3、简单的2詔人抡答器设计
写出设计依据、抡答过程及抡答结果并画出电路.
用逻辑电平开关及逻辑电平显示器代替主持人控制开关和选手抡答开关及抡答显示,写出抡答原理及抡答过程,连线测试,并判断是否符合要求.
五、实验结果分析与总结
2、对实验结果进行分析,判断是否符合要求。
3、总结归纳本次实验用到的知识点。
六、思考题
1、写出JK和D触发器的工作原理及工作过程。
2、触发器在实现正常功能吋,阳和兀应处于什么状态?
欲使触发器状态Q=0,对氏接置位、复位端应如何操作?
实验四移位寄存器及应用(综合性)
一、实验目的
1、学握中规模四位双向移位寄存器逻辑功能及测试方法。
2、研究由移位寄存器构成的环形计数器和串行累加器工作原理。
二、实验任务及要求
1、测试移位寄存器74LS194的儿种逻辑功能,并将结果记录于表7-3中。
(1)清除;
(2)送数;⑶右移;(4)左移;(5)保持
2、用74LS194实现环形计数器,连接电路并将结果记录于表7-4屮。
3、设计一串行累加运算电路,画出设计电路,并将测试结果记录于表7-5中(选做)。
4、按要求写出综合性实验报告。
三、实验原理与电路说明
Ucc
冋网冋冋冋网冋rn
QaQbQcQdCPSiSo
)•
严..DaDbDcDdSl
UL£JI2JIaJIIjLlIL2JL±J
GND
图4-1移位寄存器74LS194Ul脚排列
在数字系统中能寄存二进制信息,并进行
移位的逻辑部件称为移位寄存器。
根据移位寄存储信息的方式有:
串入串出、串入并出、并入串出、并入并出四种形式,按移位方向有左移、右移两种。
木实验采用四位双向通用移位寄存器,型号为74LS194,引脚排列如图4-1所示,DA、DB、DC、DD为并行输
入端;QA、QB、QC、QD为并行输出端;SR为右移串行输入端;SL为左移串行输入端;SKSO为操作模式控制端;探为直接无条件清零端;CP为时钟输入端。
寄存器有四种不同操作模式:
①并行寄存;②右移(方向由QA-QD);③右移(方向由Q—QA);④保持。
SI、SO和徐的作用如表4-1所示。
移位寄存器应用很广,可构成移位寄存器型计数器;顺序脉冲发生器;串行累加器;可用作数据转换,即把串行数据转换为并行数据,或把并行数据转换为串行数据等。
木实验研究移位寄存器用作环形计数器和串行累加器的悄况。
把移位寄存器的输出反馈到它的串行输入端,就可以进行循环移位,如图7-2(a)的四位寄存器中,把输岀QD和右移串行输入端SR相连接,设初始状态QAQBQcQD二1000,则在吋钟脉冲作用下QAQBQcQD将依次变为0100-0010-0001-1000—……,其波形如图4-2(b)所示。
可见它是一个具有四个有效状态的计数器,图7_2(a)电路可以山各个输出端输出在时间上有先后顺序的月型,因此也可作为顺序脉冲发生器。
表4-1移位寄存器SI、S2和CR的作用
CP
CR
Si
So
功能
Qa>Qb、Qc、Qi>
X
0
X
X
清除
CR=0,使QaQbQcQd二0,寄存器正常工作时,CR=
t
1
1
1
送数
CP上升沿作用后,并行输入数据送入寄存器。
QaQbQcQ尸DaDbDcDd此时串行数据(Sr、Si.)被禁止
t
1
0
1
右移
串行数据送至右移输入端SR,CP上升沿进行右移。
QAQBQcQD二DSRQAQBQC
f
1
1
0
左移
串行数据送至右移输入端SR,CP上升沿进行右移。
QAQBQcQD=QAQBQcQSL。
t
1
0
0
保持
CP作用后寄存器内容保持不变QjQjQjQ/二QAQBQcQD
t
1
X
X
保持
QAQBQcQD=QaVQcV
图4-3累加器原理图
图4-2循环移位原理与波形
累加器是山移位奇存器和全加器组成的一种求和电路,它的功能是将本身奇存的数和另一个输入的数相加,并存放在累加器屮。
图4-3为累加器原理图。
设开始时,被加数A=An-i-Ao和加数B=Bn-i-Bo已分别存入N+1位累加和移位寄存器和加数移位寄存器中。
进位触发器已被清零。
当笫一个时钟脉冲到來Z前,全加器各输入、输出情况为An二Ao、Bn二BO、Clt-i=0、Sn=Ao+Bo+O=So、Cn=Cl0在第一个CP
脉冲到來后,So存入累加和移位寄存器最高位,C。
存入进位触发器D端,且两个移位寄存器屮的内容都向右移动一位,此时全加器输出为Sn=A】+BMo=Si、Cn=C】。
在第二个CP脉冲到來后,两个移位寄存器的内容又右移一位,此时全加器的输出为Sn=A2=B2+Ci=S2sCn=C2o如此顺序进行,到笫N+1个时钟脉冲后,不仅原先存
入两个寄存器中的数已被全部移出,JIA、B两个数相加的和及最后的进位Cn-1也被全部存入累加和移位寄存器屮。
若需继续累加,则加数移位寄存器屮需再存入新的加数。
屮规模集成移位寄存器,具位数往往以四位居多,当需要的位数多于四位,可把儿块移位寄存器用级连的方法来扩展位数。
三、实验设备与器材
实验所用设备与器材见表4-2o
表4・2实验设备与器材
序号
名称
型号与规格
数量
备注
1
通用电学实验台
JD-2000
1台
内含0・30V可调
肓流稳压电源
2
数字多用表
DT930FD或
UT52
1台
实验测试线路检查用
示波器
CA8120A或
C0S5020
1台
双列宜插式集成电路插朋
1纟R
3
逻辑电平开关
1组
4
LED发光二极管显示器
1纽
5
移位寄存器
74LS194
2个
D触发器
74LS74
1个
一位—•进制全加器
74LS183
1个
(或用74LS138、
74LS20组合实现)
连接导线
若丁
五、实验步骤及结果记录
1.测试移位寄存器74LS194的逻辑功能
按图4-4接线,CR.Si>So、Sl、Sr、Da、Dc、Dd分别接逻辑开关,QA、QB、QC、QD接电平指示器(或逻辑开关盒上的发光二极管),CP接单次脉冲源,按表4-3所规定的输入状态,逐项进行测试。
(1)清除
令徐=0,其它输入均为任意状态,这吋寄存器输出Qa、Qs、Qc、Qu均为零。
清除功能完
成后,置徐=1。
结果记录于表4-3中.
(2)送数
图4-4测试移位寄存器74LS194
的逻辑功能
令徐=S1=SO=1,送入任意四位二进制数,如DADBDCDD=abed,加CP脉冲,观察CP=0、CP由0-1、CP由1-0三种情况下寄存器输出状态的变化,分析寄存器输出状态变化是否发生在CP脉冲上升沿,结果记录于表4-3中。
。
⑶右移
令徐二1、Sl0、So=1,消零,或用并行送数字置寄存器输岀。
由右移输入端Sr送入二进制数码如0100,由CP端连续加四个脉冲,观察输出端情况,结果记录于表4-3屮。
⑷左移
令徐=1、S1=1>So=0,先清零或预置,由左移输入端S1.送入二进制数码如1111,连续加四个CP脉冲,观察输出情况,结果记录于表4-3中。
(5)保持
寄存器预置任意四位二进制数码abed
令探=1、S产0,加CP脉冲,观察寄存器输出状态,结果记录于表4-3。
表4-374LS194的逻辑功能
清除
模式
时钟
串行
输入
输出
功能总结
CR
S.
So
CP
Sl
Sr
DaDbD(Dd
QaQbQcQd
0
X
X
X
X
X
XXXX
1
1
1
t
X
X
abed
1
0
1
t
X
0
XXXX
1
0
1
t
X
1
XXXX
1
0
1
t
X
0
XXXX
1
0
1
t
X
0
XXXX
1
1
0
t
1
X
XXXX
1
1
0
t
1
X
XXXX
1
1
0
t
1
X
XXXX
1
1
0
t
1
X
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