65nm DRAM单元访问晶体管的优化设计.docx

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65nmDRAM单元访问晶体管的优化设计

65nmDRAM单元访问晶体管的优化设计

组员：

随着集成电路特征尺寸进入纳米量级，TCAD（TechnologyComputerAidedDesign）设计阶段中的参数提取及优化工作显得更为重要。

同时，由于集成电路制程越来越复杂，需要的工艺参数也越来越多，容易导致器件的制造值与设计值之间存在偏差，因而，集成电路虚拟制造技术和可制造性设计技术已成为IC研发和工艺级及器件物理特性级仿真的重要技术手段。

本课题根据集成电路产业的发展现状，结合TCAD一体化设计与优化的技术需求，以Athena和Atlas为仿真平台，对65nmDRAM单元访问晶体管进行工艺仿真设计及参数优化设计。

一、设计要求

结合DRAM及存储器工艺自学周的内容，基于65nm工艺特征线宽，采用工艺及器件模拟工具（Sivalco）仿真实现访问晶体管设计，提交设计报告。

要求：

✧结合DRAM的操作要求，合理设计访问晶体管的电学操作规范，如阈值电压、电源电压、字线操作电压、开态电流、关断电流、亚阈区特性和衬底偏置特性等等；

✧设计访问晶体管的工艺流程、仿真程序，仿真实现晶体管结构图，给出访问晶体管的结构性参数；

✧结合P阱、晶体管沟道及源漏结形成等关键工艺模块的优化设计，模拟访问晶体管的转移特性、输入输出特性、关断特性及衬底偏置效应，给出访问晶体管的VTH，ID,ON，IOFF，亚阈区斜率SS和衬偏系数等关键电学参数的优化设计结果；

✧参考设计参数：

a）Lgate=65nm（DesignedPolyGateLength）

b）TOx=5nm

c）SpacerWidth=35nm

d）VDD=1.55V,VTH~0.8-1.0V

e）IOFF<10fA/µm@VD=1.5V

二、DRAM的工作原理

记忆单元的基本结构

自4KDRAM之后，DRAM记忆单元的结构便是由一个晶体管和一个电容所构成。

虽然后来陆续提出一些新的DRAM记忆单元结构，但是不论元件数目或是线路数目方面，都比1个晶体管+1个电容的结构复杂，因此即使64~256MDRAM仍继续使用这种结构的记忆单元。

构成一位元的记忆单元必须具有下列部分：

储存资料的电容；

启动记忆单元的字元线；

由记忆单元读写资料的位元线。

因此1晶体管+1电容型的记忆单元是具有上述三个部分的最简单结构。

其等线路如图：

这种记忆单元的主要特征为：

因为元件和线路的数目少，所以记忆单元所占的面积很小，可以容易地达到高集成等度；

由于记忆单元本身没有放大功能，为了侦测位元线上的微小讯号，因此必须额外具有感应放大器；

读取时，储存在电容中的电荷会消失，因此读取之后必须进行再写入的动作；

储存在电容中的电荷会因为漏电流而逐渐消失，因此必须周期性地进行再写入（refresh）的动作。

记忆单元的水池模型

记忆单元中电容可以用图中的水池模型来说明。

电容可视为是用来储存电子的水池，位元线相当于水池的水道，字元线则用来控制水库的水门（MOS栅极）。

DRAM的读操作如右图：

三、实验步骤

1、创建一个网格

2、衬底初始化

3、干氧生长SiO2防止衬底损伤；P阱注入；刻蚀掉氧化层

4、牺牲氧化层工艺；防穿通注入以及阈值Vt调整；去掉牺牲层

5、形成栅氧化层；

6、淀积多晶硅；刻蚀多晶硅

7、pocket注入；形成LDD区；刻蚀掉氧化层

8、形成侧墙

9、源漏注入；源漏注入激活；刻蚀掉氧化层

10、金属化

11、形成对称结构

具体的程序设计代码见附录。

四、ATHENA的NMOS工艺仿真

1衬底初始化

默认情况下，材料为Silicon并且其晶向为<100>

硅材料掺杂质Boron，这样就选择了硼为衬底的掺杂杂质，设置背景掺杂浓度为：

1.0x1015atom/cm3。

选择space.mul=2。

这将强制使得仿真在两维中进行

初始化信息如下所示。

initorientation=100c.boron=1e15space.mul=2

2栅氧化

将要在硅片的表面生长一层栅氧化层，这个工艺条件为1000度下干氧氧化20分钟，环境为3%的HCL，一个大气压语句如下：

diffustime=20temp=1000dryo2press=1.00hcl=3

3防穿通注入以及阈值Vt调整

implantborondose=1e13energy=200tilt=0rotation=0pears

implantborondose=4e13energy=50tilt=0rotation=0pears

implantborondose=2e13energy=30tilt=0rotation=0pears

implantbf2dose=1.4e13energy=25tilt=0rotation=0pears

methodfermicompress

diffustemp=1050time=2.0

4淀积多晶硅栅

在NMOS工艺中，多晶硅的厚度约为0.3um。

语句如下：

depopolythick=0.3div=10c.phos=1e20这里需要10个网络层来仿真杂质在多晶硅层中的传输。

5形成LDD区

implantarsenicdose=3.2e13energy=6tilt=0.0pears

6形成侧墻

侧离氧化层淀积

在源极和漏极植入之前，需要进行侧墙隔离氧化层的淀积。

淀积的厚度为0.035um。

depooxidethick=0.035divisions=8

侧墙氧化隔离的形成

为了形成氧化隔离，必须进行刻蚀。

刻蚀厚度为0.030um。

语句如下：

etchoxidethick=0.030

7源/漏极注入和退火

现在，我们来通过注入砷进行源漏的注入，这会形成晶体管的n+源漏。

源漏注入砷注入的剂量使用：

8x1014cm-3，注入能量为：

12KeV.

implantarsenicdose=8e14tilt=0energy=12pearson

源漏注入后接下来将是快速退火工艺，条件是：

氮气气氛，0.02分钟，1050度，1个大气压

methodfermicompress

diffusetime=0.02temp=1050nitropress=1.0

8金属化

在形成源漏区域以后，下个工艺步骤是金属化这个区域金属化。

金属化工艺步骤是首先在源漏区域形成接触孔窗口。

depoaluminthick=0.06divi=5

etchaluminleftp1.x=0.055

五、晶体管仿真设计设计参数测量。

1、65nmNMOS晶体管结构仿真结果

仿真结果如图所示：

仿真结果如图。

下面绘制某些点处的掺杂浓度分布

2、转移特性曲线与阈值电压测量

对输出特性曲线进行仿真，仿真偏置条件为VDS=1.55V，从VGS=0V扫描到VGS=1.55V,得到的曲线如下。

在线性坐标下：

从图中可以得出，阈值电压为0.923V（ID=10-6A/um的栅压）

在对数坐标下：

当Vgs=0，Vds=1.55V时得到关断电流Ioff=7.403fA/µm，满足要求的IOFF<10fA/µm@VD=1.55V。

3、输出特性

对输出特性进行了仿真，在栅电压分别为:

Vgs=0、0.98、1.1、1.25、1.4、1.55、1.8、、2.3、3.0、3.5V时，得到的输出特性曲线结果如下。

从图中可以看出，电流形态理想，沟道长度效应由于LDD的引入而受到抑制。

令CS=30fF，写入时的平均电流设为开态电流的1/2,另外，写“1”时，BL向CS充电至0.9VDD，由此可得充电时间为

该时间值较为合理，说明此次设计可行性较好。

4、衬底偏执效应

在衬底加负偏压时，就会存在衬底偏执效应，

利用公式

5、总结

附录

设计的程序代码。

1、器件结构设计：

goathena

#defineSpace

linexloc=0.0spac=4e-3

linexloc=0.05spac=2e-3

linexloc=0.10spac=1e-3

#linexloc=0.15spac=1e-3

lineyloc=0.0spac=1e-3

lineyloc=0.2spac=5e-3

lineyloc=0.7spac=10e-3

lineyloc=1spac=20e-3

#衬底初始化

initorientation=100c.boron=1e15space.mul=2

#干氧生长SiO2防止衬底损伤

diffustime=20temp=1000dryo2press=1.00hcl=3

#p阱注入

implantborondose=1e13energy=200tilt=7.0pears

#刻蚀掉氧化层

etchoxideall

#牺牲氧化层工艺

methodfermicompress

diffustime=30temp=950dryo2press=1

#防穿通注入以及阈值Vt调整

implantborondose=1e13energy=200tilt=0rotation=0pears

implantborondose=4e13energy=50tilt=0rotation=0pears

implantborondose=2e13energy=30tilt=0rotation=0pears

implantbf2dose=1.4e13energy=25tilt=0rotation=0pears

methodfermicompress

diffustemp=1050time=2.0

#去除牺牲层

etchoxideall

#形成栅氧化层

diffustime=40temp=800dryo2press=1.00hcl=3

#淀积多晶硅

depopolythick=0.3div=10c.phos=1e20

#刻蚀多晶硅

etchpolyrightp1.x=0.0325

#pocket注入

implantbf2dose=2e13energy=30tilt=10rotation=0pearson

implantbf2dose=2e13energy=30tilt=10rotation=180pearson

#形成LDD区

implantarsenicdose=3.2e13energy=6tilt=0.0pears

#刻蚀掉氧化层

etchoxiderightp1.x=0.0325

#形成侧墙

depooxidethick=0.035divisions=8

etchoxidethick=0.030

#源漏注入

implantarsenicdose=8e14tilt=0energy=12pearson

#源漏注入激活

methodfermicompress

diffusetime=0.02temp=1050nitropress=1.0

#刻蚀掉氧化层

etchoxidethick=0.005

#金属化

depoaluminthick=0.06divi=5

etchaluminleftp1.x=0.055

#形成对称结构

structuremirrorleft

#

electrodename=gatex=0.0y=-0.1

electrodename=sourcex=-0.08

electrodename=drainx=0.08

electrodename=substratebackside

2、测试部分

***************************Vttest************************

goatlas

#devicestructuredefinition

meshinfile=DramCell.str

#materialmodelsdefinition

modelscvtsrhprint

contactname=gaten.poly

interfaceqf=3e10

#

#numericalmethoddefinition

methodgummelnewton

#

#solvevt

solveinit

solvevdrain=1.5

logoutf=DramCell_vt.log

solvevgate=0vstep=0.1vfinal=1.55name=gate

#extractdeviceparameters

saveoutf=DramCell_vt.str

extractinitinfile="DramCell_vt.log"

#extractname="nvt"（xintercept（maxslope（curve（abs（v."gate"）,abs（i."drain"））））\

-abs（ave（v."drain"））/2.0）

extractname="nvt"x.valfromcurve（abs（v."gate"）,abs（i."drain"））wherey.val=0.1e-6

#

tonyplotDramCell_vt.log

quit

*************************output，Ion，Iofftest*********************

goatlas

#devicestructuredefinition

meshinfile=DramCell.str

#setmaterialmodels

modelscvtsrhprint

#definetheGateworkfunction

contactname=gaten.poly

#DefinetheGateQss

interfaceqf=3e10

#UsethecvtmobilitymodelforMOS

modelscvtsrhprintnumcarr=2

methodclimit=1e-5maxtrap=10

#setgatebiaseswithVds=0.0

solveinit

solvevgate=0outf=solve_tmp0

solvevgate=0.98outf=solve_tmp1

solvevgate=1.10outf=solve_tmp2

solvevgate=1.25outf=solve_tmp3

solvevgate=1.40outf=solve_tmp4

solvevgate=1.55outf=solve_tmp5

solvevgate=1.80outf=solve_tmp6

solvevgate=2.30outf=solve_tmp7

solvevgate=3.0outf=solve_tmp8

solvevgate=3.5outf=solve_tmp9

#loadintemporaryfilesandrampVds

loadinfile=solve_tmp0

logoutf=Vg0.log

solvename=drainvdrain=0vfinal=1.55vstep=0.05

loadinfile=solve_tmp1

logoutf=Vg0.98.log

solvename=drainvdrain=0vfinal=1.55vstep=0.05

loadinfile=solve_tmp2

logoutf=Vg1.10.log

solvename=drainvdrain=0vfinal=1.55vstep=0.05

loadinfile=solve_tmp3

logoutf=Vg1.25.log

solvename=drainvdrain=0vfinal=1.55vstep=0.05

loadinfile=solve_tmp4

logoutf=Vg1.40.log

solvename=drainvdrain=0vfinal=1.55vstep=0.05

loadinfile=solve_tmp5

logoutf=Vg1.55.log

solvename=drainvdrain=0vfinal=1.55vstep=0.05

loadinfile=solve_tmp6

logoutf=Vg1.80.log

solvename=drainvdrain=0vfinal=1.55vstep=0.05

loadinfile=solve_tmp7

logoutf=Vg2.3.log

solvename=drainvdrain=0vfinal=1.55vstep=0.05

loadinfile=solve_tmp8

logoutf=Vg3.0.log

solvename=drainvdrain=0vfinal=1.55vstep=0.05

loadinfile=solve_tmp9

logoutf=Vg3.5.log

solvename=drainvdrain=0vfinal=1.55vstep=0.05

tonyplot-overlay-stVg1.40.logVg1.25.logVg1.10.logVg0.98.logVg0.logVg1.80.logVg2.3.logVg3.5.logVg3.0.log