EDA实验数控分频器的设计doc.docx
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EDA实验数控分频器的设计doc
***大学本科实验报告
(2011-2012学年下学期)
课程名称:
EDA
任课教员:
系:
专业:
二0——年十月八日
《EDA课程实验报告
实验项目名称:
数控分频器的设计
系:
:
_专业:
指导教员:
姓名:
学号:
成绩:
同组姓名:
数控分频器的设计
、实验目的和要求
学习数控分频器的设计、分析和测试方法。
、实验内容和原理
1、实验内容:
a)分析程序一中的各语句功能、设计原理及逻辑功能,详述进程P_RE刮P_DIV的作用,并画出该程序的RTL电路图;
b)仿真:
输入不同的CLK频率和预置值D,给出如书图6-21的时序波形。
c)将程序一扩展成16位分频器;
d)利用两个程序一给出的模块设计一个电路,使其输出方波的正
负脉宽的宽度分别由两个8位输入数据控制。
2、实验原理:
数控分频器的功能就是当在输入端给定不同输入数据时,将对输
入的时钟信号有不同的分频比,数控分频器就是用计数值可并行预的加法计数器设计完成的,方法是将计数溢出位与预置数加载输入信号相接即可,详细设计程序如程序一。
三、实验环境
QuartH软件
四、操作方法与实验步骤
1、在QuartH中建立工程,进行程序编写、调试、编译、仿真,
设置CLK频率和D为不同值;
2、分析程序一,类推出16位分频器的设计方法;
3、仔细分析程序一中如何控制正负脉宽的宽度,采用元件例化语句,将DVF和SEL2两个VHDI设计实体组合起来,设计如题中要求的电路,具体程序见程序三,并按步骤1执行。
五、实验数据记录和处理
将程序进行仿真得到的波形图如下所示:
(1)8位数控分频器
W.86
]pa.5.12IO.2515.38its
20.4Sus2S.B?
ls30.7235.B4us.
1111
10.8T5xis
CLKad
POUT
fit
H3
BI
Q33c55DC
99戈BB
11r
1_11_1rnrn^mnnrnnr
(3)正负脉冲宽度可变分频器
IQ05
BH
0戸10.2(4us
20.-40
1
J15
30.72ui
■
40.9Bu±Sl.^ui61.44us71.Wus
CLK1
10.05ELS
1
SDI
H3
F
33
zxz
£E■:
:
X
回璇
H2
c
77
~T~
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!
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roin
BQ
_r~ul
nr
n_rnj
L_r~u—unumuiniminnoinimiiniiin~~Lnr
UL
六、实验结果与分析:
仿真结果基本正确,但在对16位数控分频器做仿真时应把
endtime设置在ms级以上,即仿真时长要稍长些,才能出来明显结果。
正负脉冲宽度可变分频器的正负脉冲宽度分别由D1和D2控制,
其基本原理与8位数控分频器原理一致。
七、实验心得与体会
通过该实验,我掌握了数控分频器的工作原理及其设计方法,
学会了元件例化语句的使用。
八、程序代码
程序一:
LIBRARYIEEE;
USEIEEE.STD_LOGIC_1164.ALL;
USEIEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITYDVFIS
PORT(CLK:
INSTD_LOGIC;
D:
INSTD_L0GIC_VECT0R(7DOWNTO0);
FOUT:
OUTSTD_LOGIC);
END;
ARCHITECTUREoneOFDVFIS
SIGNALFULL:
STD_LOGIC;
BEGIN
P_REG:
PROCESS(CLK)
VARIABLECNT8:
STD_LOGIC_VECTOR(7DOWNTO0);
BEGIN
IFCLK'EVENTANDCLK='1'THEN
IFCNT8二"11111111"THEN
CNT8:
=D;
FULL<='1';
ELSECNT8:
=CNT8+1;
FULL<='0';
ENDIF;
ENDIF;
ENDPROCESSP_REG;
P_DIV:
PROCESS(FULL)
VARIABLECNT2:
STD_LOGIC;
BEGIN
IFFULL'EVENTANDFULL二'1'THEN
CNT2:
=N0TCNT2;
IFCNT2='1'THENFOUT<='1';ELSEFOUT<='0';
ENDIF;
ENDIF;
ENDPROCESSP_DIV;
END;
程序二:
LlBRARYIEEE;
USEIEEE.STD_LOGIC_1164.ALL;
USEIEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITYDVF16IS
PORT(CLK:
INSTD_LOGIC;
D:
INSTD_LOGIC_VECTOR(15DOWNTO0);
FOUT:
OUTSTD_LOGIC);
END;
ARCHITECTUREoneOFDVF16IS
SIGNALFULL:
STD_LOGIC;
BEGIN
P_REG:
PROCESS(CLK)
VARIABLECNT8:
STD_LOGIC_VECTOR(15DOWNTO0);
BEGIN
IFCLK'EVENTANDCLK='1'THEN
IFCNT8二"1111111111111111"THEN
CNT8:
=D;
FULL<='1';
ELSECNT8:
=CNT8+1;
FULL<='0';
ENDIF;
ENDIF;
ENDPROCESSP_REG;
P_DIV:
PROCESS(FULL)
VARIABLECNT2:
STD_LOGIC;
BEGIN
IFFULL'EVENTANDFULL二'1'THEN
CNT2:
=NOTCNT2;
IFCNT2='1'THENFOUT<='1';ELSEFOUT<='0';
ENDIF;
ENDIF;
ENDPROCESSP_DIV;
END;
程序三:
//顶层设计实体
LIBRARYIEEE;
USEIEEE.STD_LOGIC_1164.ALL;
USEIEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITYWIDTHIS
PORT(CLK1:
INSTD_LOGIC;
D1:
INSTD_LOGIC_VECTOR(7DOWNTO0);
D2:
INSTD_LOGIC_VECTOR(7DOWNTO0);
FOUT:
OUTSTD_LOGIC);
END;
ARCHITECTUREoneOFWIDTHIS
COMPONENTDVF
PORT(CLK:
INSTD_LOGIC;
D:
INSTD_LOGIC_VECTOR(7DOWNTO0);
FOUT:
OUTSTD_LOGIC);
ENDCOMPONENT;
COMPONENTSEL2
PORT(A,B:
INSTD_LOGIC;
C:
OUTSTD_LOGIC);
ENDCOMPONENT;
SIGNALFULL1,FULL2:
STD_LOGIC;
BEGIN
u1:
DVFPORTMAP(CLK=>CLK1,D=>D1,FOUT=>FULL1);
u2:
DVFPORTMAP(CLK=>CLK1,D=>D2,FOUT=>FULL2);u3:
SEL2PORTMAP(A=>FULL1,B=>FULL2,C=>FOUT);
END;
//底层设计实体SEL2
LIBRARYIEEE;
USEIEEE.STD_LOGIC_1164.ALL;
ENTITYSEL2IS
PORT(A,B:
INBIT;
C:
OUTBIT);
ENDENTITYSEL2;
ARCHITECTUREstrOFSEL2IS
BEGIN
C<=AORB;
ENDARCHITECTUREstr;
//底层设计实体DVF
LIBRARYIEEE;
USEIEEE.STD_LOGIC_1164.ALL;
USEIEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITYDVFIS
PORT(CLK:
INSTD_LOGIC;
D:
INSTD_LOGIC_VECTOR(7DOWNTO0);
FOUT:
OUTSTD_LOGIC);
END;
ARCHITECTUREoneOFDVFIS
SIGNALFULL:
STD_LOGIC;
BEGIN
P_REG:
PROCESS(CLK)
VARIABLECNT8:
STD_LOGIC_VECTOR(7DOWNTO0);
BEGIN
IFCLK'EVENTANDCLK='1'THEN
IFCNT8二"11111111"THEN
CNT8:
=D;
FULL<='1';
ELSECNT8:
=CNT8+1;
FULL<='0';
ENDIF;
ENDIF;
ENDPROCESSP_REG;
P_DIV:
PROCESS(FULL)
VARIABLECNT2:
STD_L0GIC;
BEGIN
IFFULL'EVENTANDFULL二'1'THEN
CNT2:
=NOTCNT2;
IFCNT2='1'THENFOUT<='1';ELSEFOUT<='0';
ENDIF;
ENDIF;
ENDPROCESSP_DIV;
END;
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