第5章MOS集成电路的版图设计.docx
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第5章MOS集成电路的版图设计
第五章MOS集成电路的版图设计
按照用途要求肯定系统整体方案——〉工艺设计(按照电路特点选择适当的工艺,再按电路中各器件的参数要求,肯定知足这些参数的工艺参数、工艺流程和工艺条件)——〉电路设计(按照电路的指标和工作条件,肯定电路结构与类型,依据给定的工艺模型,进行计算与模拟仿真,决定电路中各器件的参数(包括电参数、几何参数等)——〉版图设计(按电路设计和肯定的工艺流程,把电路中有源器件、阻容元件及互连以必然的规则布置在硅片上,绘制出彼此套合的版图,以供制作各次光刻掩模版用)——〉将GDSII或CIF数据包发给Foundry,生成PG带,制作掩模版——〉工艺流片——〉中测,划片封装,终测
MOS集成电路的寄生效应
5.1.1寄生电阻
MOSIC尤其是Si栅MOS电路中,常常利用的布线一般有金属、重搀杂多晶硅(Poly-Si)、扩散层和难熔金属(W、Ti等)硅化物几种。
由于其特性、电导率的不同,用途也有所不同。
随着器件电路尺寸按比例不断缩小,由互连系统产生的延迟已不容忽略,并成为制约IC速度提高的主要因素之一。
1、互连延迟
长互连情形下,寄生散布阻容网络可等效如图5-1所示。
其中:
r,c——单位长度的电阻、电容(Ω/m、F/m)L——连线总长度
图5-1寄生散布阻容网络等效电路
若令:
d——连线厚度;W——连线宽度;ρ——电阻率
——连线间介质厚度;ρ扩散层=1/(Nμq)
则:
(5-1)
节点i的电位Vi响应与时刻t的关系:
(5-2)
当∆L→0,有:
(5-3)
近似处置,求解得:
(5-4)
若
,则有:
(5-5)
注意:
现在,若按集总模型处置:
即将整个长连线等效为一总的R总、C总,则:
(5-6)
图5-2集总模型等效电路
可见,与散布网络分析情形差1/2的关系,而与实际测试相较,散布模型更为接近。
因此,在分析长互连延迟时应采用散布RC模型。
例5-1:
已知:
采用1μm工艺,n+重搀杂多晶硅互连方块电阻Rð=15Ω/ð,多晶硅与衬底间介质(SiO2)的厚度tox=6000Å。
求:
互连长度为1mm时所产生的延迟。
解:
采用散布RC模型,得:
补充材料:
图5-3由边际电场效应产生的寄生电容
以上分析互连系统的电容时,仅考虑到互连与衬底间的电容,但实际上还有边际电场形成的电容Cff(FringingField)。
随着尺寸的不断缩小,Cff往往可与面积电容相较拟,不可忽略不计。
对于1μmCMOS工艺,单位面积Cff如下表所示。
表5-1不同连线层与衬底间的Cff
Cff(fF/μm2)
PolySi-Sub
±
Metal1-Sub
±
Metal2-Sub
±
Metal3-Sub
±
由此,可见上例中单位面积的边际电场效应电容为:
Cff=⨯2=μm2
而单位面积的平板电容:
C平板=εox/tox=μm2
Cff与C平板已在同一量级,不能忽略,需从头计算:
2、导电层的选择
选用导电层时应注意:
(1)VDD、VSS尽可能选用金属导电层,并适当增加连线宽度,只有在连线交叉“过桥”时,才考虑其它导电层。
(2)多晶硅不宜用作长连线,一般也不用于VDD、VSS电源布线。
(3)通常应使晶体管等效电阻远大于连线电阻,以避免出现电压的“分压”现象,影响电路正常工作。
(4)在信号高速传送和信号需在高阻连线上通过时,尤其要注意寄生电容的影响。
扩散层与衬底间电容较大,很难驱动;在某些线路结构中还易引发电荷分享问题,因此,应使扩散连线尽可能短。
5.1.2寄生电容
MOS电路中,除由互连系统造成的散布电容之外,还存在许多由于MOSFET结构特点所决定的寄生电容。
其中:
CMOS——单位面积栅电容=COX,是节点电容的主要组成部份
5μm工艺,TOX=1000Å,COX≈μm2
1μm工艺,TOX=200Å,COX≈μm2
CMNT——Al-栅氧-n+区之间的电容(≈CMOS)
CM——Al-场氧-衬底间的电容(≈CMOS/10)
CMN——Al-场氧-n+区之间的电容(≈2~3CM)
Cpn——D、S与衬底之间的pn结电容(Nsub↑,Cpn↑)
CGD对器件工作速度影响较大,可等效为输入端的一个密勒电容:
Cm=(1+KV)CGD,KV为电压放大系数。
5.1.3寄生沟道
图5-4寄生沟道形成示用意
由图5-4可见,当互连跨过场氧区时,若是互连电位足够高,可能使场区表面反型,形成寄生沟道,使本不该连通的有源区导通,造成工作电流泄漏,使器件电路性能变差,乃至失效。
预防办法:
(1)增厚场氧厚度t’OX,使V’TF↑,但需要增加场氧时刻,对前部工序有影响,并将造成台阶峻峭,无益于布线。
(2)对场区进行同型注入,提高衬底浓度,使V’TF↑。
但注意注入剂量不宜太高,以避免某些寄生电容增大,和击穿电压的下降。
(3)版图设计时,尽可能把可能产生寄生MOS管的扩散区间距拉大,以使W/L↓,ron↑,但如此将使芯片面积↑,集成度↓。
5.1.4CMOS电路中的闩锁(Latch-up)效应
——闩锁效应为CMOS电路所独有,是由于CMOS结构中存在pnpn四层结构所形成的寄生可控硅造成的。
所以nmos或pmos电路中不会出现。
1、CMOS电路中寄生可控硅结构的形成
2、
图5-5CMOS反相器剖面图和寄生可控硅等效电路
由图5-5可见,由CMOS四层pnpn结构形成寄生可控硅结构。
(1)正常情形下,n-衬底与p-阱之间的pn结反偏,仅有极小的反向漏电流,T1、T2截止。
(2)当工作条件发生异样,VDD、VSS之间感生较大的衬底电流,在RS上产生较大压降。
当T1管EB结两头压降达到EB结阈值电压,T1导通,通过RW吸收电流。
当RW上压降足够大,T2导通,从而使VDD、VSS之间形成通路,并维持低阻。
当βnpn⨯βpnp>1,则发生电流放大,T1、T2组成正反馈,形成闩琐,现在,即便外加电压撤除仍将继续维持,VDD、VSS间电流不断增加,最终致使IC烧毁。
(3)诱发寄生可控硅触发的三个因素:
T1、T2管的β值乘积大于1,即βnpn⨯βpnp>1。
T1、T2管EB结均为正向偏置。
电源提供的电流≥维持电流IH。
(4)诱发闩琐的外界条件:
γ射线刹时照射,强电场感应,电源电压过冲,跳变电压,环境温度剧变,电源电压突然增大等。
2、避免闩琐的办法
A.版图设计和工艺上的防闩锁办法
∙使T1、T2的β↓↓,→βnpn⨯βpnp«1。
工艺上采取背面掺金,中子辐射电子辐照等降低少子寿命。
∙减少RS、RW使其远小于Ren、Rep。
∙版图中加保护环,伪集电极保护结构,内部区域与外围分割
∙增多电源、地接触孔的数量,加粗电源线、地线对电源、地接触孔进行合理布局,减小有害的电位梯度。
∙输入输出保护
∙采用重搀杂衬底上的外延层,阱下加p+埋层。
∙制备“逆向阱”结构。
∙采用深槽隔离技术。
B.器件外部的保护办法
∙电源并接稳压管。
∙低频时加限流电阻(使电源电流<30mA)
∙尽可能减小电流中的电容值。
(一般C<0.01μF)
3、注意事项:
∙输入电压不可超过VDD~VSS范围。
∙输入信号必然要等VDD~VSS电压稳固后才能加入;关机应先
关信号源,再关电源。
∙不用的输入端不能悬浮,应按逻辑关系的需要接VDD或VSS
MOS集成电路的工艺设计
5.2.1CMOSIC的主要工艺流程
1、Al栅CMOS工艺流程
衬底制备(n-Si,<100>晶向,[Na+]=1010cm-2,ρ=3~6⋅Ωcm)→一次氧化→p-阱光刻MK1→注入氧化→p-阱B离子注入→p-阱B再散布→p+区光刻MK2→B淀积→p+硼再散布→n+区光刻MK3→磷淀积→磷再散布→PSG淀积增密(800±100nm厚的SiO2,%的P2O5)→栅光刻MK4→栅氧化→P管调沟注入光刻MK5→P管调沟硼注入→N管调沟注入光刻MK6→N管调沟磷注入→注入退火→引线孔光刻MK7→蒸发Al(1.2μm)→反刻AlMK8→Al-Si合金化→长钝化层(含2~3%P2O5的PSG,800±100nm)→钝化孔光刻MK9→前工序结束
2、多晶硅栅NMOS工艺流程
(1)衬底制备
典型厚度~0.8mm,
φ=75~125mm(3”~5”)
NA=1015~1016cm-3
ρ=25~2⋅Ωcm
(2)预氧化
在硅片表面生长一层厚SiO2,以
保护表面,阻挡搀杂物进入衬底。
(3)涂光刻胶
涂胶,甩胶,(几千转/分钟),
烘干(100℃)→固胶。
(4)通过掩模版MASK对光刻胶曝光
(5)刻有源区。
掩模版掩蔽区域下未被曝光的光刻胶被显影液洗掉;
再将下面的SiO2用HF刻蚀掉,露出硅片表面。
(6)淀积多晶硅
除净曝光区残留的光刻胶(丙酮),在整个硅片上生长
一层高质量的SiO2(约1000Å),即栅氧,然后再淀
积多晶硅(1~2μm)。
(7)刻多晶硅,自对准扩散
用多晶硅版刻出多晶硅图形,再用有源区版刻掉
有源区上的氧化层,高温下以n型杂质对有源区
进行扩散(1000℃左右)。
现在耐高温的多晶硅和
下面的氧化层起掩蔽作用
——自对准工艺
(8)刻接触孔
在硅片上再生长一层SiO2,用接触孔版刻出接触孔。
(9)反刻Al
除去其余的光刻胶,在整个硅片上蒸发或淀积一层Al
(约1μm厚),用反刻Al的掩模版反刻、侵蚀出
需要的Al连接图形。
(10)刻钝化孔
生长一层钝化层(如PSG),对器件/电路进行平坦化
和保护。
通过钝化版刻出钝化孔(压焊孔)。
图5-6硅栅NMOS工艺流程示用意
若要形成耗尽型NMOS器件,只需在第(5)、(6)步之间加一道掩模版,进行沟道区离子注入。
NMOS工艺流程的实质性归纳:
P型搀杂的单晶硅片上生长一层厚SiO2。
MK1—刻出有源区或其他扩散区(薄氧化版/扩散版)。
MK2—形成耗尽型器件时,刻出离子注入区。
MK3—刻多晶硅图形(栅、多晶硅连线)。
以多晶硅栅为掩模,进行D、S的自对准扩散。
MK4—刻接触孔。
MK5—反刻Al。
MK6—刻钝化孔(压焊点窗口)
3、硅栅CMOS工艺
(1)P阱CMOS工艺流程
MK1—P阱版,肯定P阱深扩散区域(阱注入剂量1⨯1013cm-2,能量60KeV)
MK2—肯定薄氧化区,即有源区。
MK3—多晶硅版。
MK4—P+版,和MK2一路肯定所有的P+扩散区域(一般为B注入,4⨯1014cm-2~2⨯1015cm-2,60~80KeV)。
MK5—N+版,肯定所有的N+区域(磷注入:
8⨯1014~4⨯1015cm-2,60~80KeV)
MK6—肯定接触孔。
实际上在此之前,一般先作PSG磷硅玻璃回流→平坦化(4000~8000Å)。
刻出接触孔后,下一步蒸Al前,要用H2SO4+H2O2液加5%HF氢氟酸清洗,确保Al与Si的良好接触和与SiO2的良好附着。
MK7—反刻Al,肯定金属层的连接图形。
MK8—刻钝化孔,露出向外引线的压焊点。
钝化层通常常利用PECVD实现:
1000ÅSiO2+4000ÅPSG+1000ÅSiO2或5000~7000ÅSi3N4
(2)N阱CMOS工艺以Berkeley大学N阱CMOS工艺为例,介绍N阱CMOS工艺流程。
Mask1N阱区肯定磷注入的N阱区域
生长栅氧,淀积Si3N4
Mask2NMOS有源区刻出P型衬底上面的薄氧层,露出NMOS有源区窗口
在需要厚氧的区域,Si3N4被有选择性地刻蚀掉(等离子刻蚀或RIE)
用硼(B)作P型场注入
Mask3PMOS有源区刻出N阱上面的薄氧层,露出PMOS有源区窗口阱上的Si3N4被选择性地刻蚀掉,露出场区
用磷作N型场注入
刻蚀掉剩余的Si3N4层
调沟注入
在整个硅片上淀积重搀杂的N型多晶硅
Mask4NMOS栅刻N沟MOS多晶硅栅
砷(As)注入,在未被多晶硅覆盖的衬底区域形成n+区
Mask5PMOS栅刻P沟MOS多晶硅栅,引入硼注入,形成p+区
整个硅片上淀积厚氧化层
Mask6接触孔肯定接触孔
Mask7金属淀积Al,形成互联图形
Mask8钝化长钝化层,并刻出钝化孔,露出压焊点
4、硅的局部氧化工艺
——Si3N4(氨气氛中硅烷SiH4还原法生长)只能被缓慢氧化,因此可用来保护下面的硅不被氧化。
选择性侵蚀氮化硅(180℃左右的磷酸)后,留下氧化物图形(见图5-7)。
由Si→SiO2时,SiO2的体积约增大为Si体积的倍。
因此,氧化物边缘台阶只有常规平面工艺的一半,有助于金属布线的持续性。
图5-7局部氧化示用意
如采用预侵蚀(侵蚀液:
HF+HNO3+H2O或醋酸稀释)局部氧化,则:
以Si3N4为掩模,在下一步进行氧化前将露出的Si有选择地侵蚀掉一部份,减少Si的量,可使氧化后的表面与未氧化的Si表面大体维持在同一平面(除在窗口周围稍有起伏)→等平面工艺。
图5-8等平面工艺的实现
采用LOCOS工艺,与浅结工艺结合,可起到较好的隔离表面漏电流的作用,并能较好地实现硅片表面平坦化,有利于金属布线。
LOCOS工艺的缺点:
氮化物直接长在硅表面,将在窗孔中引发较高的位错密度,因此通常在生长氮化物之前先长一层薄的氧化物(几十Å),降低因晶格失配致使的高位错密度。
但这层薄氧化物的存在,使氮化物边缘下面产生一些氧化,形成一锥形的氧化物穿进将成为窗孔的区域,形似鸟嘴“Birdbeak”。
当氮化层被侵蚀掉后,此“鸟嘴”仍可能保留,在浅扩散时,将阻挡杂质进入Si衬底内,使硅的有效利用面积降低。
另一方面,“鸟嘴”将使MOS管实际的沟道宽度W减小,致使IDS比设计值偏低,并产生阈值电压VT随W减小迅速升高→形成所谓“窄沟效应”。
图5-9“鸟嘴”的形成
5.2.2体硅CMOS工艺设计中阱工艺的选择
1、P阱工艺
进展较早,技术较成熟。
轻搀杂的N型衬底上作PMOS,P阱内作NMOS,使VTP、VTN的匹配较易调整。
P阱衬底浓度(ND)较高,使μn降低,PMOS衬底浓度NA较低,μp有所提高,有利于P管、N管性能匹配。
2、N阱工艺
P型衬底作n-阱,与E/DNMOS工艺兼容。
轻搀杂P型衬底上的NMOS载流子迁移率μn提高,尤其适合用在动态CMOS、P-E逻辑、多米诺逻辑中。
3、双阱工艺
在高浓度n+衬底上生长高阻外延层(接近半绝缘状态),可别离作N阱、P阱,闩锁效应取得抑制。
由双阱工艺思想进展到绝缘衬底上的CMOS技术——SOI(SiliconOnInsulator)。
圆片(Wafer)尺寸与衬底厚度:
3''——0.4mm5''——0.625mm
4''——0.525mm6''——0.75mm
硅片的大部份用于机械支撑。
阱的深度≈D、S的结深Xj+D、S耗尽扩散+阱与衬底间PN结之间的耗尽扩散+光刻、套刻间距
另外,阱深还与电源电压有关,VDD=5V,阱深5~6μm;VDD=10V,阱深8~9μm。
MOS集成电路的版图设计规则
图5-10大体的λ设计规则图解
5.3.1λ设计规则
——70年代末,Meed和Conway提倡以无量纲的“λ”为单位表示所有的几何尺寸限制,版图上所有图形和间距尺寸均为λ的整数倍。
通常λ取栅长L的一半,又称等比例设计规则。
由于其规则简单,主要适合于芯片设计新手利用,或不要求芯片面积最小,电路特性最佳的应用处合。
5.3.2微米设计规则
——80年代中期,为适应VLSIMOS电路制造工艺,进展了以微米为单位的绝对值表示的版图规则。
可针对一些细节进行具体设计,灵活性大,对电路性能的提高带来专门大方便。
适用于有经验的设计师和力求挖掘工艺潜能的场合。
MOS集成电路版图举例
5.4.1硅栅CMOS反相器的输入保护电路
CMOS电路通常采用电阻、二极管网络作保护电路,如图5-11(a)所示,其版图见5-11(b)。
图5-11硅栅CMOS反相器的输入保护电路
实际经验证明,为实现良好的限流作用,一般R设计为400~800Ω之间;为保证二极管有必然的刹时大电流泄放能力,其面积设计为500~800μm2之间比较适合。
另外,D1、D2别离加有隔离环,以抑制闩锁效应。
5.4.2铝栅工艺CMOS反相器版图举例
图5-12为铝栅CMOS反相器版图示用意。
可见,为了避免寄生沟道和p管、n管的彼此影响,采用了保护环或隔离环:
对n沟器件用p+环包围起来,p沟器件用n+环隔离开,p+、n+环都以反偏形式接到地和电源上,消除两种沟道间漏电的可能。
版图分解:
∙刻P阱
∙刻P+区/环
∙刻n+区/环
∙刻栅、预刻接触孔
∙刻Al
图5-12铝栅CMOS反相器版图示意图
5.4.3硅栅NMOS反相器版图举例
1、E/ENMOS反相器
∙刻有源区
∙刻多晶硅
∙刻接触孔
∙反刻Al
图5-12E/ENMOS反相器版图示意
图5-12E/ENMOS反相器版图示意
2、E/DNMOS反相器
∙刻有源区
∙刻耗尽注入区
∙刻多晶硅
∙刻接触孔
∙反刻Al
图5-13E/DNMOS反相器版图
5.4.4硅栅CMOS与非门版图举例
∙刻P阱
∙刻p+环
∙刻n+环
∙刻有源区
∙刻多晶硅
∙刻PSD
∙刻NSD
∙刻接触孔
∙反刻Al
图5-14硅栅CMOS与非门版图
版图设计技能
1、布局要合理
(1)引出端散布是不是便于利用或与其他相关电路兼容,是不是符合管壳引出线排列要求。
(2)特殊要求的单元是不是安排合理,如p阱与p管漏源p+区离远一些,使βpnp↓,抑制Latch-up,尤其要注意输出级。
(3)布局是不是紧凑,以节约芯片面积,一般尽可能将各单元设计成方形。
(4)考虑到热场对器件工作的影响,应注意电路温度散布是不是合理。
2、单元配置适当
(1)芯片面积降低10%,管芯成品率/圆片可提高15~20%。
(2)多用并联形式,如或非门,少用串联形式,如与非门。
(3)大跨导管采用梳状或马蹄形,小跨导管采用条状图形,使图形排列尽可能规整。
3、布线合理
∙布线面积往往为其电路元器件总面积的几倍,在多层布线中尤其突出。
∙扩散条/多晶硅互连多为垂直方向,金属连线为水平方向,电源地线采用金属线,与其他金属线平行。
∙长连线选用金属。
∙多晶硅穿过Al线下面时,长度尽可能短,以降低寄生电容。
∙注意VDD、VSS布线,连线要有适当的宽度。
∙容易引发“串扰”的布线(主要为传送不同信号的连线),必然要远离,不靠得住拢平行排列。
4、CMOS电路版图设计对布线和接触孔的特殊要求
(1)为抑制Latchup,要特别注意合理布置电源接触孔和VDD引线,减小横向电流密度和横向电阻RS、RW。
∙采用接衬底的环行VDD布线。
∙增多VDD、VSS接触孔,加大接触面积,增加连线牢固性。
∙对每一个VDD孔,在相邻阱中配以对应的VSS接触孔,以增加并行电流通路。
∙尽可能使VDD、VSS接触孔的长边彼此平行。
∙接VDD的孔尽可能离阱近一些。
∙接VSS的孔尽可能安排在阱的所有边上(P阱)。
(2)尽可能不要使多晶硅位于p+区域上
多晶硅大多用n+搀杂,以取得较低的电阻率。
若多晶硅位于p+区域,在进行p+搀杂时多晶硅已存在,同时对其也进行了搀杂——致使杂质补偿,使ρ多晶硅↑。
(3)金属间距应留得较大一些(3λ或4λ)
因为,金属对光得反射能力强,使得光刻时难以精准分辨金属边缘。
应适当留以裕量。
5、双层金属布线时的优化方案
(1)全局电源线、地线和时钟线用第二层金属线。
(2)电源支线和信号线用第一层金属线(两层金属之间用通孔连接)。
(3)尽可能使两层金属彼此垂直,减小交叠部份得面积。
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