CPLD可编程数字逻辑实验.docx
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CPLD可编程数字逻辑实验
CPLD可编程数字逻辑实验
1.CPLD可编程数字逻辑实验系统介绍
A.系统整体结构
本实验的系统硬件原理框图如图1所示,主要包括系统电源,CPLD主控核心,输入子系统以及输出子系统等4个部分组成。
其中,主控核心是lattice的100-PINTQFP封装的LC4128V75TN100;系统电源为由外接+9V和-5V提供,用于产生LC4128的3.3V电源以及运放LM358等的+5V和-5V电源;输入子系统由ADC以及按键组成;输出子系统由DAC,LED以及数码管组成。
图2为系统电路原理图;图3为系统PCB图;图4为实物图。
图1系统硬件原理框图
图2系统原理框图
图3系统PCB板
图4系统实物图
B.主控制核心(lattice的CPLD和10MHz晶振)
实验中CPLD采用lattice的100-PINTQFP封装的LC4128V75TN100,其功能块框图如图5所示,引脚图如图6所示。
LC4000系列具有128个宏单元和先进高速I/O口,足以满足一般的开发实验的需要。
其特征如下:
∙器件使用0.18μmE2CMOS技术,有3.3V(4000V),2.5V(4000B),1.8V(4000C/ZC)三个系列
∙高性能:
fMAX=400MHz,tPD=2.5ns
∙芯片的结构由通用逻辑块GLB,全局布线区GRP和I/O单元组成
∙每个GLB块由16个宏单元组成,每个GLB块有36个输入和83个输出乘积项
∙全局输出使能引脚(4个:
GOE0,GOE1,GOE2,GOE3),全局时钟引脚(4个:
CLK0,CLK1,CLK2,CLK3)
∙增强功能宏单元:
单独的时钟,复位,置位,时钟使能控制
∙每个I/O口都有单独的输出使能控制
∙I/O标准支持:
LVTTL,LVCMOS3.3/2.5/1.8和PCI,且I/O为LVTTL,LVCOMS3.3和PCI时容忍5V输入
∙支持集电极开路输出(用于不同电平的匹配,例如,5V,9V,12V…TTL电平等),总线保持功能(也称为友好总线,用于防止三态总线噪声),内部提供上拉电阻,下拉电阻
∙可设置输出电压摆率
∙热插拔支持(上下电时输入漏电流小于150uA)
∙支持多种温度范围,Commercial(0-90℃Junction),Industrial(-40-105℃Junction),Automotive(-40-130℃Junction)
∙低的静态和动态功耗
图5LC4128V功能块框图
图6LC4128V引脚图
图7JTAG下载口
图8有源晶振
C.输入子系统
输入子系统有模数转换ADC、跳线开关以及按键等组成。
各个模块原理实现如图9,10和11所示。
图9ADC输入模块
图10跳线开关输入模块
图11按键输入模块
D.输出子系统
输入子系统由数模转换DAC、LED以及数码管等三个部分组成。
各个模块原理实现如图12,13和14所示。
图12DAC输出模块
图13LED输出模块
图14数码管输出模块
2、CPLD实验系统的开发环境介绍
程序开发环境使用ispLEVER,利用本实验提供的硬件电路板,使用VerilogHDL语言编写CPLD程序,控制IO端口的输入和输出,从而验证实验板各个部分的功能。
ispLEVER的中的主要操作如下:
图15ispLEVER中的主要操作
选中左侧的源文件,进行编译综合,在编译综合没有错误后,选中器件,进行引脚配置以及生产.jed下载文件。
图16是一个参考的数码管控制引脚分配图,其中输出由字段seg[7:
0],以及位选sl[1:
0]组成,seg_reg为输出码值的寄存器,表1为相应的共阴数码管的段码表参考。
实验中可以自己按照自己程序配置。
图16数码管控制引脚分配示意图
4'h0:
seg_reg=8'h3f;//显示0
4'h1:
seg_reg=8'h06;//显示1
4'h2:
seg_reg=8'h5b;//显示2
4'h3:
seg_reg=8'h4f;//显示3
4'h4:
seg_reg=8'h66;//显示4
4'h5:
seg_reg=8'h6d;//显示5
4'h6:
seg_reg=8'h7d;//显示6
4'h7:
seg_reg=8'h07;//显示7
4'h8:
seg_reg=8'h7f;//显示8
4'h9:
seg_reg=8'h67;//显示9
表1共阴数码管的段码表参考
3、实验内容
本实验分为5个实验内容。
要求学生任选2个实验内容。
具体内容如下:
(a).实验九(程序控制反馈移位寄存器)的程序移植
1).对于实验九的程序代码,重新选择器件,如图17所示,并重新编译综合。
图17器件选择示意图
2).重新配置引脚,把L程序移植到LC4128V中。
图18引脚配置示意图
3).通过示波器观察并记录输出波形。
(b).数码管显示驱动
1).同时点亮两个数码管,每秒钟数码管显示加1或者减1,依次显示00-99数码。
2).通过SW跳线开关控制控制计数器是按照加或者减的方式进行计时。
提示:
系统时钟为10M有源晶振提供,可通过分频获得1Hz的显示计数频率。
熟悉数码管的控制逻辑;可通过调节数码管单次点亮的时间来加深对时序控制的理解;两个数码管采用轮流点亮的方法,利用人眼的视觉残留效果,从而达到“同时”点亮两个数码管的目的。
注意:
每个数码管要轮流点亮,不能出现闪烁现象!
(c).按键驱动
跳线开关SW1、SW2、SW3和SW4可模拟一组4位二进制数的按键输入。
将此4位二进制数读出并转换为2位十进制数在两个数码管中显示。
1).实现键盘消抖功能。
2).当某个跳线开关闭合时间大于3秒时,两个数码管中显示的数字闪烁。
(d).实验七(同步时序系统设计)
完成实验七的实验内容。
要求:
将二进制可预置减计数器和十进制加计数器的相关控制信号和状态信号输出,观察并记录这些测试点波形,说明本设计与实验七设计内容要求的一致性。
(e).秒表设计
实现简易秒表的功能,能够实现0-99s内的计时,并在两个数码管中显示。
计时从SW跳线开关闭合开始,在跳线移除后结束。
计时超过99s,重新开始计时。
并通过一个SW跳线开关设置秒表计数的时间范围,分别为0.0-9.9s,0-99s,即实现量程切换的功能。
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- CPLD 可编程 数字 逻辑 实验
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