电子专业面试笔试题库师师兄师姐们留下的.docx
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电子专业面试笔试题库师师兄师姐们留下的
电子专业面试笔试题库师-师兄师姐们留下的
题目篇:
GateLevelCircuitDesign
1.ImplementXORlogicwith1MUXand1INV;
2.ImplementA+B+CwithNANDgate;
3.DrawtheDFlip-Flopstructure;
4.ClockDividerby2/3/4;
5.Usingflip-flopandlogic-gate,designa1-bitadderwithcarry-inandcurrent-stage,carry-outandnext-stage;
6.PleasedrawschematicofacommonSRAMcellwith6transistors,pointoutwhichnodescanstoredataandwhichnodeiswordlinecontrol?
VerilogCoding
1.状态机:
常见的是序列检测,考察状态转换图和代码;
2.实现异步复位的8位寄存器;
3.实现2/3/4分频电路;
4.用VERILOG或VHDL写一段代码,实现消除一个glitch;
5.用Verilog/VHDL写一个fifo控制器(包括空,满,半满信号;同步or异步);
STA&SynthesisBasic
1.Setup&Holdtime概念,如何消除violation,怎样计算最大频率;
2.Removal&Recoverytime;
3.STAvs.PostSim;
4.FalsePath;
5.Multi-Cycles;
6.ClockGatingCell(ICG)Insertion;
7.分析两次DC的结果不同的原因,Memory部分的面积前后相差26%,logiccore部分的面积前后相差17%。
8.同步复位和异步复位DFF电路上的区别。
9.给一段代码,画出综合后电路。
10.DC和STA的基础性问题,《专用集成电路设计实用教程》一书都可以覆盖到。
CrossingclockDomain的设计方法,很重要的知识点。
VerilogCodingstyle:
1.完备的Case,if语句,如果不完备,会产生什么后果;
2.敏感列表的完备性,如果不完备,产生的后果是什么;
3.阻塞、非阻塞的区别;
4.==和===的区别;
5.casex,casez的用法;
Perl:
主要是考察基本的用法,目前为止考察到最难的题目是使用Hash对学生按照分数、名字字母先后的顺序进行排序,小骆驼书里面有类似的题目。
Gvim&UNIXSkill:
每天和服务器打交道,这些都不会有什么问题。
SpecialSubject
SOC/ASIC/FPGA的设计FLOW以及使用到的工具;(从Spec定义到GDSII文件提交)
对基本概念和名词的解释:
STA,ECO,SPEF,CTS,DRC,LVS等
Flip-Flopvs.Latch;
低功耗的设计的方法;
如何保证verification的覆盖率;
ASIC设计移植到FPGA上时,需要注意什么问题;
如何重组逻辑路径,消除竞争冒险;
CMOS反相器的VTC曲线、CMOS逻辑电路的设计;
SoC芯片:
芯片架构,数据通路,如何保证带宽,片外信号的消抖,AHB/AXI总线;
Cache的映射机制;
Post-Sim中不同Corner的区别;
FPGA的下载方式;
芯原笔试
1.十道图形推理题
2.SDRAMFLASH各种存储器的概念,以及在SOC中的应用
3.存储器内建自测试的概念
4.建立时间保持时间的解释
5.用verilog写除6(6分频)?
不太理解题目的意思
6.中断向量表的解释
7.skewlatencyuncertainly的解释,用波形画下
8.其他已忘
tl_marvell面经
1.FPGA全局时钟和局部时钟的概念?
2.分频怎么实现?
counter?
3.FPGA怎么约束?
4.SPI传数据setup/holdtime怎么确定?
5.有没有用脚本跑过FPGA?
6.RVDS产生的机器码里面是什么内容?
7.同步复位和异步复位区别,优缺点?
8.如何解决亚稳态?
9.RVDS验证IP的时候每个function写段代码去仿一下,效率不高,怎么提高效率?
新思面试9月11日Synopsys上海面试
1小时面试+4轮专业面试+午饭时间闲谈+HR面试
笔试内容:
1.Verilog编程:
分频2.Setuptime建立时间分析
3.Isolationcell4.PAE
5.ECO6.编程乘法口诀表电话表中找出区号1234!
中有几个0
专业面试:
1.SoC项目简介2.时序上遇到的问题以及解决方法,以及congestion解决方案
3.英文介绍SoC项目4.家乡
专业面试2
1.SoC项目流程
2.细致的时序问题修改方案
(1)在CTS时遇到以及解决方案
(2)setup和holdviolation
(3)手动修改setup和hold的方法
(4)CTS流程
(5)doublespace作用
(6)congestionmap和overflow
(7)Routing后的时序
3.使用的新思的工具以及熟练程度4.家乡及个人归属问题
5.为何要加入新思6.如果你只看中新思的资源,一年后你离职了怎么办?
7.你在项目中交流的对象有哪些?
8.你喜欢交流吗?
你是个细心的人吗?
9.你的个人如何?
你在学校有参加过什么社团吗?
或者有什么演出吗?
10.你的课余生活是怎么样的?
11.你的抗压力如何?
如果客户不讲理怎么办?
如何释放压力?
12.你会以问别人问题为耻吗?
13.什么时候告诉老板你无法胜任工作?
14.用英语自我介绍
专业面试3:
1.用Verilog编ALU2.SoC的IO选择及排列?
电源规划及整个SoC项目介绍,手动修hold的方法
3.tcl编程4.智力题,9个球,里面有一个重一些或者轻一些,用天平找出最重的那个,计算需要几次?
(最好情况下)
专业面试4:
1.分析试卷,延伸细节2.引导出你想出的方案
3.分析1024!
中有几个0的解决方案?
4.英文自我介绍
5.是否熟悉ICC?
HR面试
1.谈谈工作对你意味着什么?
2.除新思之外,其他意向?
3.为什么要选新思?
4.英文自我介绍
2012.9.12MarvellCentralEngineer
1.项目上的问题,对照简历,讲讲你自己的设计的模块,模块的内部结构,
各个模块是怎么设计的?
期间会交叉性的问一些问题,比如,异步时钟设计,
同步复位,异步复位,等等。
所以一定要把简历上写的项目上的事情弄清楚。
(1).异步时钟的设计
(2).同步复位异步复位
(3).设计流程以及设计方法
2.DFV的工程师问了一些问题
(1).C语言的程序中执行的第一个函数是什么?
是main函数吗?
(2).DFV是什么?
你是怎么理解的?
(3).C语言编译成的可执行文件有哪几部分组成?
(4).静态变量与局部变量的区别?
以及各自的特点?
Marvell
1个半小时,3人:
IPDesigner,VerificationEngineer,小boss
IPDesigner:
项目简介
设计模块测试向量如何生成,如何验证所设计模块功能是否正确
插曲:
VerificationEngineer职责,考虑对于模块可能出现的各种情况,设计对应的电路进行测试,据此判断模块的可靠性并指出可能存在的问题。
例:
设计case使模块进入异常状态,而模块能从异常状态中恢复或给出相应的中断信号,则证明设计可行。
Coverage100%,工业级RTL代码要求每一句都能被执行到。
setup与holdtime的定义,如出现无法收敛的情况应如何处理
setfalsepath的目的
异步信号的交互问题
VerificationEngineer:
要求介绍通信系统中同步的概念和处理方法,针对性提出问题
用于同步和信道估计的训练序列为何放置在帧头,提出gsm中训练序列位于帧中间的例子,要求作出你认为合理的解释
再一次讲解了Verification的工作内容,不仅要熟悉verification的内容,对于IP的设计方法也应有一定了解。
进入公司后这两方面的工作都会有接触。
小boss:
介绍自己的职场规划和目标,对公司的一些看法
聊天
IBM:
1.芯片的功耗,降低功耗的办法。
2.芯片能跑的时钟,设计以及RTLcoding的时候,怎么确保设计的模块能跑到那样的时钟。
3.C++,C,java,以及面向过程和面向对象的区别。
4.C中,指针和引用的区别。
5.设计16bit的加法器(乘法器)怎么设计。
IBM孙毛:
加法器的种类;
门控时钟的结构:
奇数分频和小数分频
Marvell_celluer
1.用NAND2实现OR3
2.用verilog实现1.5分频
3.异步fifo结构
4.BIST外围电路
5.有1024个16bit有符号数据,从中得到最大的8个数,并且这8个数的顺序不要求,用电路实现
6.一个简单电路,写出基本的综合脚本
Marvell电面
1.电面的主要有两个人,一个人问我基带,主要是design的方面;另一个问我SOC的项目的问题,主要是verification方面;
2.电面的问题主要是做过的项目,譬如基带的整体框架,接收机有哪些组成,同步是怎么实现的,fifo是同步还是异步的,spi的问题(这个问题卡住了,然后就没有然后了);
3.SOC的问题主要是chipverification的流程,怎么保证DMA的工作的正确性,当配置错误但结果仍正确时,怎么查错,还有些比较高端的问题,譬如有什么更自动化更能减少体力活的办法来进行验证,或者我们要做好一款芯片,投入市场,要做好哪些方面的工作。
4.最后提到了,是否呆在南京,晚些时候可能会有去上海的面试通知的答复。
Marvell面试
面试官1:
1.阻塞,非阻塞+delay
2.matlab,verilog写bit2sym模块
3.序列检测器状态图
...
面试官2:
1.异步fifo深度的计算
2.最简单二分频电路,并计算最大频率,并有时钟抖动和偏移的情况下
3.全加器的逻辑表达式
4.FPGA原理,怎么实现可编程的
5.跨时钟域,使用握手信号时
面试官3:
1.buffer,coms搭buffer,为什么能去毛刺,怎样用verilog来描述这一行为
2.DC命令,Tcl命令
3.DMA握手接口,为什么需要握手接口,当执行一个搬运时配置寄存器的流程
4.有没有深度为1的fifo
其他人:
1.异步fifo的原理
2.五分频电路,波形,电路实现
3.最少2mux实现4mux
4.状态机编码的方式有哪些
5.低功耗方法
6.用MOS管搭触发器,反相器,与非门,三态门
NVIDIA笔试2012年
1.时序分割,不加流水级数
2.全加器
3.超前进位加法
4.以上两个哪个时序好
5.画图,异步复位
6.比较区别#5a=b,a=#5b
Sel?
a:
b;与ifelse
7.一位信号的跨时钟域的同步
8.设计电路,有握手信号同时有效的时候输出数据,同时检测输入,如果检测到1、2、3顺序输入的时候,下一个输出无效
9.8bit相乘再加一个8bit的书,结果的位数
10.X/4+Y*9/8设计电路
英文试卷,英文作答,如无要求不能使用verilog作答
1.2个寄存器之间setuptime不满足,要求不增加stage,重新组合电路使之能正常工作
2.超前进位加法器verilog编写
3.超前进位加法器与普通加法器相比哪个有优势,为什么
4.握手机制+序列检测的电路设计
5.看电路画输出波形
6.不同时钟域的信号交互问题,同步电路的stage数由何决定
7.#5a=b与a=#5b的区别,ifelse与a=b?
c:
d的区别
8.A、B、C为无符号整数,(A*B)+C是几位,设计Z=X/4+9*Y/8的电路
高通笔试
40道选择题,32单选,8多选,内容涉及数字电路,模拟电路,板级电路,通信的知识。
瑞晟笔试
2012-9-16一个小时
1.根据mos电路写表达式
2.两个数据异或后再位与或者位或什么意思。
3.always块,if条件语句,会不会综合成锁存器。
4.关于标准单元你知道什么,写之。
5.–A=~A+1,证明之。
6.0.18工艺的0.18指的是;工艺变小的影响。
7.根据建立时间,保持时间,计算组合逻辑的最大最小延时。
8.根据Verilog代码用门电路或者触发器、加法器、数据选择器表示(计数器)
9.序列检测,分为重复检测和不重复检测。
10.C代码写搜索算法(大体)。
盛科网络
3.写出任务与函数的异同点
4.同步复位与异步复位的区别及优缺点
6.阻塞与非阻塞的区别,分别用于何种场合
7.给出两端代码的c的结果
Always@(posedgeclk)
Begin
A=#2b;
c<=a;
end
always@(posedgeclk)
begin
c<=a;
a=#2b;
end
initial
begin
clk=0;
a=0;
b=0;
#5
Clk=1;
A=1;
#5
Clk=0;
A=0;
#5
Clk=1;
B=1;
#5
Clk=0;
8.setuptimeholdtime定义及计算
9.Verilog实现5分频
10.找规律
5+10=3
8+11=7
9+4=?
附加题.cd,ls–l,mkdirtest,touchtest,rm–rftest
思科面试
三个房间,每个房间两个面试官,每个房间半个小时。
房间1:
1.随机数产生器,遍历1-100,不得重复。
2.一比特随机数产生器,产生1和0有权重。
3.介绍项目。
房间2:
1.英语自我介绍。
2.英文介绍项目,交谈。
3.同步,异步复位,跨时钟域,DC综合。
4.写verilog代码,大小可配计数器。
房间3:
1.状态机设计,010,0110,01110序列检测器。
2.异步fifo中,almostfull产生逻辑。
CISCO
数字集成电路设计基础知识,systemverilog看代码选择输出
Realsil
1.看MOS管求逻辑表达式
2.理解^(a[5:
0]&b[5:
0])与^(a[5:
0]|b[5:
0])
3.always块是否一定综合出寄存器
4.对于standardcell的认识
5.howtoprove-A=~A+1
6.0.18um制程的0.18um代表什么?
随着工艺尺寸的缩小给电路带来哪些影响?
7.setup与holdtime的计算
8.根据verilog代码画出综合后的电路图
9.状态转移图
10.编程(preferredinC,C++,Java,SystemVerilog)
Veisilicon
英文试卷,中英文皆可作答
1.智力题
2.clocklatency/skew/uncertaity/transition的概念,可以画框图
3.setup/hold/recover/removaltime的概念,可以画框图
4.除6的除法器,verilog实现
六选三作答:
1.存储器BIST相关,给出3种测试方法
2.描述ROM,SRAM,SDRAM,FLASH,以及在SoC设计中的应用
3.时序深亚微米工艺下会有哪些影响,如何improvetiming
4.用spef做sta无问题,而用sdf做后仿时出现功能错误,应该检查哪里
5.记不清,什么系统启动时各部分是如何工作(CPU,Cache等)
6.Verification时Coverage相关,给出提高Coverage的方法
Zte
简答:
1.什么是中断?
中断如何处理?
2.如何提高FPGA的时钟频率?
3.无源双端Si,j(i=1,2;j=1,2)的含义
4.为什么减小上拉电阻可以提高I2C的工作速度?
在保证通信系统正常工作的情况下为什么不减小上拉电阻?
应用:
1.用JK触发器设计计数器,要求能记录输入1的次数
2.CRC校验编码
8、从RTL synthesis到tape out之间的设计flow,并列出其中各步使用的tool.(未知)
9、Asic的design flow。
(威盛VIA 2003.11.06 上海笔试试题)
10、写出asic前期设计的流程和相应的工具。
(威盛)
11、集成电路前段设计流程,写出相关的工具。
(扬智电子笔试)
先介绍下IC开发流程:
1.)代码输入(design input)
用vhdl或者是verilog语言来完成器件的功能描述,生成hdl代码
语言输入工具:
SUMMIT VISUALHDL
MENTOR RENIOR
图形输入:
composer(cadence);
viewlogic (viewdraw)
2.)电路仿真(circuit simulation)
将vhd代码进行先前逻辑仿真,验证功能描述是否正确
数字电路仿真工具:
Verolog:
CADENCE Verolig-XL
SYNOPSYS VCS
MENTOR Modle-sim
VHDL :
CADENCE NC-vhdl
SYNOPSYS VSS
MENTOR Modle-sim
模拟电路仿真工具:
***ANTI HSpice pspice,spectre micro microwave:
eesoft :
hp
3.)逻辑综合(synthesis tools)
逻辑综合工具可以将设计思想vhd代码转化成对应一定工艺手段的门级电路;将初级仿真中所没有考虑的门沿(gates delay)反标到生成的门级网表中,返回电路仿真阶段进行再仿真。
最终仿真结果生成的网表称为物理网表。
12、请简述一下设计后端的整个流程?
(仕兰微面试题目)
13、是否接触过自动布局布线?
请说出一两种工具软件。
自动布局布线需要哪些基本元素?
(仕兰微面试题目)
14、描述你对集成电路工艺的认识。
(仕兰微面试题目)
15、列举几种集成电路典型工艺。
工艺上常提到0.25,0.18指的是什么?
(仕兰微面试题目)
16、请描述一下国内的工艺现状。
(仕兰微面试题目)
17、半导体工艺中,掺杂有哪几种方式?
(仕兰微面试题目)
18、描述CMOS电路中闩锁效应产生的过程及最后的结果?
(仕兰微面试题目)
19、解释latch-up现象和Antenna effect和其预防措施.(未知)
20、什么叫Latchup?
(科广试题)
21、什么叫窄沟效应?
(科广试题)
22、什么是NMOS、PMOS、CMOS?
什么是增强型、耗尽型?
什么是PNP、NPN?
他们有什么差别?
(仕兰微面试题目)
23、硅栅COMS工艺中N阱中做的是P管还是N管,N阱的阱电位的连接有什么要求?
(仕兰微面试题目)
24、画出CMOS晶体管的CROSS-OVER图(应该是纵剖面图),给出所有可能的传输特性和转移特性。
(Infineon笔试试题)
25、以interver为例,写出N阱CMOS的process流程,并画出剖面图。
(科广试题)
26、Please explain how we describe the resistance in semiconductor. Compare
the resistance of a metal,poly and diffusion in tranditional CMOS process.(威
盛笔试题circuit design-beijing-03.11.09)
27、说明mos一半工作在什么区。
(凹凸的题目和面试)
28、画p-bulk 的nmos截面图。
(凹凸的题目和面试)
29、写schematic note(?
), 越多越好。
(凹凸的题目和面试)
30、寄生效应在ic设计中怎样加以克服和利用。
(未知)
31、太底层的MOS管物理特性感觉一般不大会作为笔试面试题,因为全是微电子物理,公
式推导太罗索,除非面试出题的是个老学究。
IC设计的话需要熟悉的软件:
Cadence, Synopsys, Avant,UNIX当然也要大概会操作。
32、unix 命令cp -r, rm,uname。
(扬智电子笔试)
AMD2008ASICDesign
PartI
1、用cmos搭Z=!
((A&B)|C|D)
2、Toimplementanycombinationallogic,whatistheminimumsetoflogicgate?
Whytherearesomanytypesofstandardcellsinthelibrary?
3、WhatisRegisterfile,oneportembeddedRAM,twoportembeddedRAM?
4、ExplainhowcurrentSTAtoolscalculatethedelayusing.lib(includingcelldelayandwiredelay)
5、Writeasequenceof3-bitgraycode.Canyouderiveageneralequationtoconvertbinarytogreycode?
6、ShowtheIEEE754binaryrepresentationforthefloating-pointnumber(10.5)10insingleprecision.
7、A,B,C为8bitinteger,Z=A*B,Z=A*B+C,比较这两个设计的delaydifference,inunitofgate(如:
thedifferenceis4FullAdder+1MUXs)
8、怎样将一个single-bit信号从快
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