数字逻辑实验报告.docx
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数字逻辑实验报告.docx
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数字逻辑实验报告
《数字逻辑实验报告》
学号:
139074131
姓名:
吴桂春
班级:
计134班
指导老师:
申元霞
日期:
2018.6.10
实验一名称:
3-8译码设计
一、实验任务设计一个3-8译码器。
二、实验原理
1、列出真值表、写出逻辑函数
A
B
C
Y0
Y1
Y2
Y3
Y4
Y5
Y6
Y7
0
0
0
0
1
1
1
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1
1
1
0
三、实验原理图:
三八译码器由三个输入端编码,输出有八个输出端。
用与门以及非门通过“导线”连接而成。
四、实验步骤:
1)打开软件max+plus2,建立新目标文件开始画图。
并保存原图,设置工程指向。
2)选择芯片类型
本实验选择EPF10K10LC84-3芯片
3)编译配置
4)时序仿真:
由仿真结果可以看出,本实验仿真成功。
五、实验结果
A
B
C
LED0
LED1
LED2
LED3
LED4
LED5
LED6
LED7
0
0
0
亮
灭
灭
灭
灭
灭
灭
灭
1
0
0
灭
灭
灭
灭
亮
灭
灭
灭
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亮
灭
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亮
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亮
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灭
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亮
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亮
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1
1
灭
灭
灭
灭
灭
灭
灭
亮
6、实验分析
1、结合本次实验,简述原理图输入法设计组合电路的步骤。
设计输入原理图→电路的编译与适配→电路仿真与时序分析→管脚的重新分配与定位→器件的下载编程与硬件实现
2、时序仿真波形中,输出波形与输入波形是否同步变化?
如何解释输出波形中存在的毛刺?
不完全同步变化,存在延迟。
3、连线时,线条不能连接到器件内部,否则会出现编译错误。
同时,添加激励脉冲时a,b,c分别为2倍的关系。
加错激励信号结果也将不正确。
b5E2RGbCAP
实验二名称:
全加全减器设计
一、实验任务
设计并实现一个一位全加全减器。
2、实验原理图
1.列出真值表、写出逻辑函数。
输入
输出
Ci-1
Bi
Ai
Si
Ci
0
0
0
0
0
0
0
1
1
0
0
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0
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0
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0
0
1
1
1
1
1
1
a,b,c为三个输入端,分别输入0或者1,m为控制端当m=1是全减器,m=0时是全加器,输出端s表示结果,y代表进位或借位。
p1EanqFDPw
三、实验步骤:
1)打开软件max+plus2,建立新目标文件开始画图。
并保存原图,设置工程指向。
2)选择芯片类型
本实验选择EPF10K10LC84-3芯片
3)编译配置
4)时序仿真:
由仿真结果可以看出,全加全减器仿真成功。
实验三名称:
七段显示译码器
一、实验任务
设计并实现一个七段显示译码器。
2、实验原理图
1.列出真值表、写出逻辑函数
8421BCD
输入代码
数字
A3
A2
A1
A0
a
b
c
d
e
f
g
0
0
0
0
0
0
0
0
0
0
1
0
0
0
0
1
1
0
0
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1
1
1
0
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1
0
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1
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2
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0
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0
0
1
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3
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4
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6
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1
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1
0
0
0
1
1
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7
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0
0
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0
0
0
0
0
0
0
8
1
0
0
1
0
0
0
0
1
0
0
9
2、
数字显示是由0—9共有十个数字所以有四个输入端,输出端分别编码为a—g,每一个字母代表一个笔画。
三、实验步骤:
1)打开软件max+plus2,建立新目标文件开始画图。
并保存原图,设置工程指向。
2)选择芯片类型
本实验选择EPF10K10LC84-3芯片
3)编译配置
4)时序仿真:
由仿真结果可以看出,七段显示译码器仿真成功。
四、实验中存在的问题和解决方法
7段显示译码器要连接的器件比较多,连线也比较多,画图时很容易出错。
画图时应标准规范,画好后还应该仔细检查某些细节,DXDiTa9E3d
实验四名称:
扫描显示电路的驱动
一、实验目的
1、了解8位7段数码管显示模块的工作原理,采用HDL<硬件描述语言)设计标准扫描驱动电路模块,为后续实验做准备。
RTCrpUDGiT
2、初步掌握逻辑电路的层次式设计方法。
三、实验内容
1.用拨码开关产生8421BCD码,用EPLD产生字形编码电路和扫描驱动电路,然后进行仿真,观察波形,正确后进行设计实现,适配划分。
调节时钟频率,感受“扫描”的过程,并观察字符亮度和显示刷新的效果。
5PCzVD7HxA
2.编一个简单的从0~F轮换显示十六进制数的电路。
四、实验原理
4位拨码开关提供8421BCD码,经译码电路后成为7段数码管的字形显示驱动信号 扫描电路通过可调时钟输出片选地址SEL[3..0]。
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- 数字 逻辑 实验 报告