X光安检机控制信号时钟提取的设计与实现到吧下载.docx
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X光安检机控制信号时钟提取的设计与实现到吧下载
X光安检机控制信号时钟提取的很好与实现
在安检机系统中,安检机的主设备与控制台的双向通信具有非对称性,由主设备X射线端采样得到的大量数据通过高速通道传送至PC控制台进行处理。
然而由控制台传送给安检机的控制信号,因数据量较小,仅需低速通道进行传输即可,并且在安检主设备端对于高速数据的处理是基于FPGA平台实现的,若同时采用单片FPGA对接收控制信号进行处理,一方面可减少硬件电路的很好负担,另一方面也降低了设备成本。
但与此同时,若该系统采用传统串行通信方式,则在处理高速数据的FPGA电路单元中引入低速时钟线,不仅容易受到电路板上高频信号的影响,而且由于控制台距离CT机距离较长,不利于时钟信号的传输。
因此,对于安检机控制信号的传输一般采用单路串行低速通信方式。
对于这种传输方式,在FPGA上采用一种高效的数字时钟提取技术就十分必要。
1数字时钟提取环路基本原理
数字锁相环能让本地产生的时钟信号自动跟踪输入信号相位,从而实现一个闭环自动控制系统。
数字锁相环的基本结构是由数字鉴相器、数字环路滤波器、数字可控振荡器和本地时钟源组成的一个反馈环路
基于数字锁相环的数据时钟提取系统工作原理如下:
本地产生一个高频率的时钟,数字鉴相器通过输入信号与估算时钟进行鉴相比较,输出鉴相信息。
之后由数字环路滤波器根据鉴相信息对相位误差进行平滑运算,输出数控振荡器控制信号,通过对本地估算时钟的相位调整,最终跟踪到输入数据的位同步时钟。
2各模块功能及实现原理
2.1数字鉴相器
数字鉴相器用于获取输入信号与本地估算时钟的相位比较信息,常用异或门实现。
在数字鉴相器中,首先将输入信号的正向过零脉冲与本地估算信号的正向过零脉冲进行比较,从中得到一个表明相位提前或延后误差的脉冲输出,其宽度反映超前相位的多少。
当本地估算信号超前于输入信号时,其输出为超前脉冲,反之,则为滞后脉冲。
综合考虑到安检系统中的控制信号属于数字信号,并且由于FPGA的资源主要用于完成采集数据的处理,应尽量减少对FPGA资源的使用。
本文的方案采用了超前/滞后数字鉴相器。
超前/滞后数字鉴相器硬件实现有两种方式,分为积分型结构与微分型结构。
积分型结构的硬件实现比较复杂,但具有良好的抗干扰性能;微分型结构则具有相反特性。
为了优化系统性能,选择使用微分型结构。
尽管微分型结构的抗干扰能力较弱,但是结合安检机系统的实际环境,该结构可以满足系统需要。
通过时序图可以看到,输入数据datain在本地估算时钟的边沿触发下,依次存入寄存器a,b,c中。
在时钟下降沿的触发下,通过对a,c信号进行异或运算,生成error信号,作为误差跳变绝对值输出。
通过对b,c信号进行异或运算,生成sign信号,作为超前/滞后标志位输出。
对于error信号,若前一位数据存在跳变,则输出高电平,否则输出低电平。
对于sign信号,当估算时钟超前时,输出高电平,滞后时,输出低电平。
该模块输出的两路信号将作为环路滤波器的输入信号,对下级结构进行控制。
2.2数字环路滤波器
数字环路滤波器在锁相环路系统中主要起两种作用:
其一,输出超前调整信号及滞后调整信号,以控制数控振荡器模块,对估计时钟进行相位调整;其二,有数字滤波作用,对噪声信号及高频干扰信号起到较好的抑制作用。
数字环路滤波器内部拥有容量为2N的计数器,能够有效消除随机出现的具有正态分布特性的噪声信号。
容量2N值越大,对噪声抑制效果越好,但同时2N值越大,跟踪速度越慢,实时捕捉能力下降。
所以很好时,2N值的选取要综合考虑安检系统的实际参数要求。
出于减少占用FPGA系统资源的考虑,该系统采用随即徘徊滤波器作为实现方案。
在实现方案中,环路滤波器通过加减计数逻辑单元实现。
通过读取鉴相单元输出的两路使能信号对计数器进行代数累加或累减操作,当达到记数的边界值0或2N时在输出端送出insert或deduct,与此同时,计数器内部寄存器值从2N自动恢复到N,重新开始。
其中clkl是记数时钟,由数控振荡器模块内部分频得到;clr是启动清零控制端;en接前端模块的error信号,该引脚是对记数功能的使能,即在输入数据有跳变时,才能判断相位误差;up_down是加减记数输入,与上级模块的sign使能信号相连,当sign=1时,做累加操作,当sign=0时,做累减操作,直到代数累加/累减运算到0或2N时,再对累加/累减计数器进行恢复。
在安检机控制信号中,考虑到随机噪声引起的相位误差输出长时间地保持在同一极性,误差很小,在该模块中会被有效抵消,而不会传到后级模块,从而可达到抑制噪声的目的。
与此同时,根据安检机系统参数的要求,取N=512,当处于累加计算时,计算上限为1023;当处于累减计算时,计算下限是O。
2.3数控振荡器
数控振荡器的主要功能是根据前级环路滤波器模块输出的insert和deduct:
控制信号,生成本地估算时钟clk_e,该时钟即为数字锁相环最终提取到的数据时钟。
此外,在本很好中,数控振荡器整合了本地时钟模块的功能,同时产生了用于整个系统的各路时钟信号,从而使系统各个模块能够协调工作,保证了系统运行的稳定性和可靠性。
数控振荡器模块分为两个基本模块,即catch和div模块。
catch模块的功能如下:
在本系统中,FPGA上用于驱动高速采样数据发送的主时钟为64MHz,因此本很好中的全局时钟Gclk频率为64MHz,这样可以有效节约FPGA上的硬件PLL资源,提高了硬件使用效率。
在catch模块内部,首先对全局时钟Gclk进行4分频,由于Gclk的很好频率为64MHz,实现4分频后达到16MHz。
之后,catch模块根据前端环路滤波器的输出信号insert和reduct,在分频后的16MHz时钟推动下,若insert信号出现高脉冲,自动在4分频后的时钟上补充一个Gclk时钟周期的延时,该操作仅对insert信号的高脉冲上升沿有效;相类似,若reduct信号出现高脉冲,自动在4分频后的时钟上扣除一个Gclk时钟周期。
div模块的功能如下:
该模块为catch单元的后级,其主要功能是根据catch给出的Gelk_out信号进行N分频。
在本系统中,需要恢复频率为4MHz的数据时钟,因此这里第一个分频系数N=4,输出为16/4=4MHz的时钟信号,第二个分频时钟为数字环路滤波器的记数时钟,该信号是经过2分频后的时钟信号,用于进行DLF滤波。
与此同时,也可以加速该时钟,这样可以缩短捕捉时间,并且扩展其捕捉带宽。
该数控振荡器的加扣时钟和分频的综合仿真时序
从该时序图可以看到,在insert与reduct信号的控制下,模块内部进行加/减时钟操作,最终在输出时钟信号中得到延时或者扣除节拍的捕捉效果。
3本系统整体时序仿真结果
结合安检机控制信号的实际传输情况,确定很好要求,对整体系统进行时序仿真。
其中,选定Gclk频率为64MHz,数据速率为4Mb/s,并设定初始状态中,估计时钟和数据的相位差为103.775ns,显示结果为相位滞后。
根据数字锁相环的基本原理,必须进行扣脉冲的操作后才能最终提取到同步时钟。
鉴于该系统需要的捕获精度较高,因此捕获时间较长,并且由于整个仿真界面有限,只能观察到时钟提取过程,具体
从箭头处开始,出现了扣脉冲和加脉冲循环出现的情况,对于该情况分析如下:
由于初始设定的估计时钟相位滞后为103.775ns,在经历了7次扣脉运算后,由于每次扣脉冲的时间是1/=15.225ns,那么7个扣脉冲的时间就是15.225ns×7=106.575ns。
在7个时钟扣除以后,相位又超前了106.575-103.775=2.8ns,因此后续的操作必须加脉冲,从而实现相位捕捉。
因为每加一个脉冲是15.225ns,之后会再次出现相位滞后,又进行扣脉冲操作。
如此循环,直到最终接近极限,提取到稳定的时钟信号。
4FPGA硬件测试
鉴于该系统应用于安检机控制信号传输系统中,故将该很好通过FPGA硬件平台进行了验证。
该验证平台基于Altera公司Cyclone系列的EPlCl2Q240C8型号的FPGA芯片。
鉴于实际系统中FPGA的本地系统时钟为32.768MHz,故测试输入数据的速率为4.096MHz。
基于FPGA开发软件Quartus实现的测试系统整体结构图
SignalTapⅡ逻辑分析器是Quartus软件中集成的一个内部逻辑分析软件,使用它可以观察很好的内部信号变化,为FPGA很好的调试、开发带来极大的方便,实用性很高。
以下各图为Quartus软件中SignalTapⅡ实时观察到的数据。
开始时钟的相位滞后于数据相位。
因此经过调整,通过数字环路滤波器输出的reduct信号控制数控振荡器模块进行扣时钟操作,最终使本地估算时钟与数据时钟同步,正确地调整了相位。
当该系统捕获到数据时钟后,就会稳定输出与数据信号同相的时钟信号
利用FPGA开发平台所具有的SignalTapⅡ功能,成功地在硬件平台上验证了该系统的可行性与稳定性。
5结语
目前,鉴于国际国内形势的发展,安检机系统得到了越来越广泛的应用,安检机中通信系统的发展也逐渐趋向高速化、高效化。
对于采样数据量的增大,就要求有一条高速传输通道,同时,控制台低速控制信号的传输也要求有高效链路的构建。
本文很好了一个高效时钟提取方案,并在FPGA上完成了验证。
实验结果表明,基于锁相环的实现方案不仅提高了时钟提取的精度,而且平衡了捕捉时间,为安检机系统低速控制信令的传输提供了基本的技术支持,并且使控制信号的传输仅需要一条数据线就可以完全实现,保证了安检机控制信号链路传输的高效性,降低了设备成本,加快了开发速度,提高了整体系统的运行效率。
在安檢機系統中,安檢機的主設備與控制臺的雙向通信具有非對稱性,由主設備X射線端采樣得到的大量數據通過高速通道傳送至PC控制臺進行處理。
然而由控制臺傳送給安檢機的控制信號,因數據量較小,僅需低速通道進行傳輸即可,並且在安檢主設備端對於高速數據的處理是基於FPGA平臺實現的,若同時采用單片FPGA對接收控制信號進行處理,一方面可減少硬件電路的設計負擔,另一方面也降低瞭設備成本。
但與此同時,若該系統采用傳統串行通信方式,則在處理高速數據的FPGA電路單元中引入低速時鐘線,不僅容易受到電路板上高頻信號的影響,而且由於控制臺距離CT機距離較長,不利於時鐘信號的傳輸。
因此,對於安檢機控制信號的傳輸一般采用單路串行低速通信方式。
對於這種傳輸方式,在FPGA上采用一種高效的數字時鐘提取技術就十分必要。
1數字時鐘提取環路基本原理
數字鎖相環能讓本地產生的時鐘信號自動跟蹤輸入信號相位,從而實現一個閉環自動控制系統。
數字鎖相環的基本結構是由數字鑒相器、數字環路濾波器、數字可控振蕩器和本地時鐘源組成的一個反饋環路
基於數字鎖相環的數據時鐘提取系統工作原理如下:
本地產生一個高頻率的時鐘,數字鑒相器通過輸入信號與估算時鐘進行鑒相比較,輸出鑒相信息。
之後由數字環路濾波器根據鑒相信息對相位誤差進行平滑運算,輸出數控振蕩器控制信號,通過對本地估算時鐘的相位調整,最終跟蹤到輸入數據的位同步時鐘。
2各模塊功能及實現原理
2.1數字鑒相器
數字鑒相器用於獲取輸入信號與本地估算時鐘的相位比較信息,常用異或門實現。
在數字鑒相器中,首先將輸入信號的正向過零脈沖與本地估算信號的正向過零脈沖進行比較,從中得到一個表明相位提前或延後誤差的脈沖輸出,其寬度反映超前相位的多少。
當本地估算信號超前於輸入信號時,其輸出為超前脈沖,反之,則為滯後脈沖。
綜合考慮到安檢系統中的控制信號屬於數字信號,並且由於FPGA的資源主要用於完成采集數據的處理,應盡量減少對FPGA資源的使用。
本文的方案采用瞭超前/滯後數字鑒相器。
超前/滯後數字鑒相器硬件實現有兩種方式,分為積分型結構與微分型結構。
積分型結構的硬件實現比較復雜,但具有良好的抗幹擾性能;微分型結構則具有相反特性。
為瞭優化系統性能,選擇使用微分型結構。
盡管微分型結構的抗幹擾能力較弱,但是結合安檢機系統的實際環境,該結構可以滿足系統需要。
通過時序圖可以看到,輸入數據datain在本地估算時鐘的邊沿觸發下,依次存入寄存器a,b,c中。
在時鐘下降沿的觸發下,通過對a,c信號進行異或運算,生成error信號,作為誤差跳變絕對值輸出。
通過對b,c信號進行異或運算,生成sign信號,作為超前/滯後標志位輸出。
對於error信號,若前一位數據存在跳變,則輸出高電平,否則輸出低電平。
對於sign信號,當估算時鐘超前時,輸出高電平,滯後時,輸出低電平。
該模塊輸出的兩路信號將作為環路濾波器的輸入信號,對下級結構進行控制。
2.2數字環路濾波器
數字環路濾波器在鎖相環路系統中主要起兩種作用:
其一,輸出超前調整信號及滯後調整信號,以控制數控振蕩器模塊,對估計時鐘進行相位調整;其二,有數字濾波作用,對噪聲信號及高頻幹擾信號起到較好的抑制作用。
數字環路濾波器內部擁有容量為2N的計數器,能夠有效消除隨機出現的具有正態分佈特性的噪聲信號。
容量2N值越大,對噪聲抑制效果越好,但同時2N值越大,跟蹤速度越慢,實時捕捉能力下降。
所以設計時,2N值的選取要綜合考慮安檢系統的實際參數要求。
出於減少占用FPGA系統資源的考慮,該系統采用隨即徘徊濾波器作為實現方案。
在實現方案中,環路濾波器通過加減計數邏輯單元實現。
通過讀取鑒相單元輸出的兩路使能信號對計數器進行代數累加或累減操作,當達到記數的邊界值0或2N時在輸出端送出insert或deduct,與此同時,計數器內部寄存器值從2N自動恢復到N,重新開始。
其中clkl是記數時鐘,由數控振蕩器模塊內部分頻得到;clr是啟動清零控制端;en接前端模塊的error信號,該引腳是對記數功能的使能,即在輸入數據有跳變時,才能判斷相位誤差;up_down是加減記數輸入,與上級模塊的sign使能信號相連,當sign=1時,做累加操作,當sign=0時,做累減操作,直到代數累加/累減運算到0或2N時,再對累加/累減計數器進行恢復。
在安檢機控制信號中,考慮到隨機噪聲引起的相位誤差輸出長時間地保持在同一極性,誤差很小,在該模塊中會被有效抵消,而不會傳到後級模塊,從而可達到抑制噪聲的目的。
與此同時,根據安檢機系統參數的要求,取N=512,當處於累加計算時,計算上限為1023;當處於累減計算時,計算下限是O。
2.3數控振蕩器
數控振蕩器的主要功能是根據前級環路濾波器模塊輸出的insert和deduct:
控制信號,生成本地估算時鐘clk_e,該時鐘即為數字鎖相環最終提取到的數據時鐘。
此外,在本設計中,數控振蕩器整合瞭本地時鐘模塊的功能,同時產生瞭用於整個系統的各路時鐘信號,從而使系統各個模塊能夠協調工作,保證瞭系統運行的穩定性和可靠性。
數控振蕩器模塊分為兩個基本模塊,即catch和div模塊。
catch模塊的功能如下:
在本系統中,FPGA上用於驅動高速采樣數據發送的主時鐘為64MHz,因此本設計中的全局時鐘Gclk頻率為64MHz,這樣可以有效節約FPGA上的硬件PLL資源,提高瞭硬件使用效率。
在catch模塊內部,首先對全局時鐘Gclk進行4分頻,由於Gclk的設計頻率為64MHz,實現4分頻後達到16MHz。
之後,catch模塊根據前端環路濾波器的輸出信號insert和reduct,在分頻後的16MHz時鐘推動下,若insert信號出現高脈沖,自動在4分頻後的時鐘上補充一個Gclk時鐘周期的延時,該操作僅對insert信號的高脈沖上升沿有效;相類似,若reduct信號出現高脈沖,自動在4分頻後的時鐘上扣除一個Gclk時鐘周期。
div模塊的功能如下:
該模塊為catch單元的後級,其主要功能是根據catch給出的Gelk_out信號進行N分頻。
在本系統中,需要恢復頻率為4MHz的數據時鐘,因此這裡第一個分頻系數N=4,輸出為16/4=4MHz的時鐘信號,第二個分頻時鐘為數字環路濾波器的記數時鐘,該信號是經過2分頻後的時鐘信號,用於進行DLF濾波。
與此同時,也可以加速該時鐘,這樣可以縮短捕捉時間,並且擴展其捕捉帶寬。
該數控振蕩器的加扣時鐘和分頻的綜合仿真時序
從該時序圖可以看到,在insert與reduct信號的控制下,模塊內部進行加/減時鐘操作,最終在輸出時鐘信號中得到延時或者扣除節拍的捕捉效果。
3本系統整體時序仿真結果
結合安檢機控制信號的實際傳輸情況,確定設計要求,對整體系統進行時序仿真。
其中,選定Gclk頻率為64MHz,數據速率為4Mb/s,並設定初始狀態中,估計時鐘和數據的相位差為103.775ns,顯示結果為相位滯後。
根據數字鎖相環的基本原理,必須進行扣脈沖的操作後才能最終提取到同步時鐘。
鑒於該系統需要的捕獲精度較高,因此捕獲時間較長,並且由於整個仿真界面有限,隻能觀察到時鐘提取過程,具體
從箭頭處開始,出現瞭扣脈沖和加脈沖循環出現的情況,對於該情況分析如下:
由於初始設定的估計時鐘相位滯後為103.775ns,在經歷瞭7次扣脈運算後,由於每次扣脈沖的時間是1/=15.225ns,那麼7個扣脈沖的時間就是15.225ns×7=106.575ns。
在7個時鐘扣除以後,相位又超前瞭106.575-103.775=2.8ns,因此後續的操作必須加脈沖,從而實現相位捕捉。
因為每加一個脈沖是15.225ns,之後會再次出現相位滯後,又進行扣脈沖操作。
如此循環,直到最終接近極限,提取到穩定的時鐘信號。
4FPGA硬件測試
鑒於該系統應用於安檢機控制信號傳輸系統中,故將該設計通過FPGA硬件平臺進行瞭驗證。
該驗證平臺基於Altera公司Cyclone系列的EPlCl2Q240C8型號的FPGA芯片。
鑒於實際系統中FPGA的本地系統時鐘為32.768MHz,故測試輸入數據的速率為4.096MHz。
基於FPGA開發軟件Quartus實現的測試系統整體結構圖
SignalTapⅡ邏輯分析器是Quartus軟件中集成的一個內部邏輯分析軟件,使用它可以觀察設計的內部信號變化,為FPGA設計的調試、開發帶來極大的方便,實用性很高。
以下各圖為Quartus軟件中SignalTapⅡ實時觀察到的數據。
開始時鐘的相位滯後於數據相位。
因此經過調整,通過數字環路濾波器輸出的reduct信號控制數控振蕩器模塊進行扣時鐘操作,最終使本地估算時鐘與數據時鐘同步,正確地調整瞭相位。
當該系統捕獲到數據時鐘後,就會穩定輸出與數據信號同相的時鐘信號
利用FPGA開發平臺所具有的SignalTapⅡ功能,成功地在硬件平臺上驗證瞭該系統的可行性與穩定性。
5結語
目前,鑒於國際國內形勢的發展,安檢機系統得到瞭越來越廣泛的應用,安檢機中通信系統的發展也逐漸趨向高速化、高效化。
對於采樣數據量的增大,就要求有一條高速傳輸通道,同時,控制臺低速控制信號的傳輸也要求有高效鏈路的構建。
本文設計瞭一個高效時鐘提取方案,並在FPGA上完成瞭驗證。
實驗結果表明,基於鎖相環的實現方案不僅提高瞭時鐘提取的精度,而且平衡瞭捕捉時間,為安檢機系統低速控制信令的傳輸提供瞭基本的技術支持,並且使控制信號的傳輸僅需要一條數據線就可以完全實現,保證瞭安檢機控制信號鏈路傳輸的高效性,降低瞭設備成本,加快瞭開發速度,提高瞭整體系統的運行效率。
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