七段译码器的设计.docx
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七段译码器的设计.docx
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七段译码器的设计
课程设计题目:
Seven-SegmentDecoderdesign
七段译码器
指导教师:
***
学号姓名
2012059170003段涛
2012059170004方继茂
2012059170005姜哲
2012059170008李天闰
2014年4月
1.电路说明:
译码器是一种具有“翻译”功能的逻辑电路,这种电路能将输入二进制代码的各种状态,按照其原意翻译成对应的输出信号。
有一些译码器设有一个和多个使能控制输入端,又成为片选端,用来控制允许译码或禁止译码。
BCD七段译码器的输入是一位BCD码(以D、C、B、A表示),输出是数码管各段的驱动信号,称4—7译码器(seven-segmentdecoder)。
若用它驱动共阴LED数码管,则输出应为高有效,即输出为高
(1)时,相应显示段发光。
例如,当输入8421码DCBA=0100时,应显示4,即要求同时点亮b、c、f、g段,熄灭a、d、e段,故译码器的输出应为=0110011。
LED显示器由7条线段围成8字型,每一段包含一个发光二极管。
外加正向电压时二极管导通,发出清晰的光。
只要按规律控制各发光段的亮、灭,就可以显示各种字形或符号。
LED数码管有共阳、共阴之分。
使用时,公共阴极接地,7个阳极a~g由相应的BCD七段译码器来驱动(控制)。
2.方框图:
系统主要功能模块如上三图所示,图一为BCD七段译码器与LED显示器的链接方式,图二为LED显示器内部的电路结构,图三为LED显示器引脚对应的发光二极管。
3.真值表:
输入
输出
LE
BI
LT
D
C
B
A
Fa
Fb
Fc
Fd
Fe
Ff
Fg
显示
*
*
0
*
*
*
*
1
1
1
1
1
1
1
8
*
0
1
*
*
*
*
0
0
0
0
0
0
0
——
0
1
1
0
0
0
0
1
1
1
1
1
1
0
0
0
1
1
0
0
0
1
0
1
1
0
0
0
0
1
0
1
1
0
0
1
0
1
1
0
1
1
0
1
2
0
1
1
0
0
1
1
1
1
1
1
0
0
1
3
0
1
1
0
1
0
0
0
1
1
0
0
1
1
4
0
1
1
0
1
0
1
1
0
1
1
0
1
1
5
0
1
1
0
1
1
0
1
0
1
1
1
1
1
6
0
1
1
0
1
1
1
1
1
1
0
0
0
0
7
0
1
1
1
0
0
0
1
1
1
1
1
1
1
8
0
1
1
1
0
0
1
1
1
1
1
0
1
1
9
0
1
1
1
0
1
0
0
0
0
0
0
0
0
——
0
1
1
1
0
1
1
0
0
0
0
0
0
0
——
0
1
1
1
1
0
0
0
0
0
0
0
0
0
——
0
1
1
1
1
0
1
0
0
0
0
0
0
0
——
0
1
1
1
1
1
0
0
0
0
0
0
0
0
——
0
1
1
1
1
1
1
0
0
0
0
0
0
0
——
1
1
1
*
*
*
*
*
*
*
*
*
*
*
*
(10个有效编码的真值表如下)
4.逻辑电路:
(由于门级结构较为复杂,为直观表示,将输出分开作图)
可以通过以上7幅逻辑门级电路图来直接制作7段译码器:
输入为4位BCD二进制码
输出为7个7段译码
通过发光二极管可以显示以下9位编码:
5.电器线路:
1.实际选片:
74HC47与74LS47
2.连接方式如下图所示:
其中74HC47为高电平有效,需要接入共阳LED显示器,显示器公共端接5V电源,各段经1k限流电阻接七段译码器的输出端。
74LS47为低电平有效,需要接入共阴LED显示器,显示器接法与74HC47相反,各段可不需接入限流电阻即可接七段译码器的输出端。
(LED显示管的驱动内部方式如右图所示:
)
*74LS47的实物图:
利用74LS47搭建数字电路:
*基于multisim上的七段译码器设计:
*7段译码器verilog编程程序:
modulebin27seg(data_in,EN,data_out);
input[3:
0]data_in;
inputEN;
output[6:
0]data_out;
reg[6:
0]data_out;
always@(data_inorEN)
begin
data_out=7'b1111111;
if(EN==1)
case(data_in)
4'b0000:
data_out=7'b1000000;//0
4'b0001:
data_out=7'b1111001;//1
4'b0010:
data_out=7'b0100100;//2
4'b0011:
data_out=7'b0110000;//3
4'b0100:
data_out=7'b0011001;//4
4'b0101:
data_out=7'b0010010;//5
4'b0110:
data_out=7'b0000011;//6
4'b0111:
data_out=7'b1111000;//7
4'b1000:
data_out=7'b0000000;//8
4'b1001:
data_out=7'b0011000;//9
4'b1010:
data_out=7'b0001000;//A
4'b1011:
data_out=7'b0000011;//b
4'b1100:
data_out=7'b0100111;//c
4'b1101:
data_out=7'b0100001;//d
4'b1110:
data_out=7'b0000110;//E
4'b1111:
data_out=7'b0001110;//F
default:
data_out=7'b1111111;
endcase
end
endmodule
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