河北科技大学IC版图设计优秀评分版.docx
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河北科技大学IC版图设计优秀评分版
河北科技大学
课程设计报告
学生姓名:
学号:
专业班级:
电科141班
课程名称:
IC版图设计课程设计
学年学期:
2016—2017学年第二学期
指导教师:
于平平
2017年6月
课程设计成绩评定表
学生姓名
学号
成绩
专业班级
电科141
起止时间
2017.6.12—2017.6.23
设计题目
基于TSPC原理的D触发器0.18um工艺版图设计
指
导
教
师
评
语
指导教师:
年月日
目录
第1章:
前言2
1.1版图设计基础知识2
1.1.1版图设计流程2
1.1.2版图设计步骤2
1.1.3版图设计规则2
1.1.4版图设计验证3
1.2标准单元版图的设计4
1.2.1标准单元库的定义4
1.2.2标准单元库用途4
1.2.3标准单元库设计流程4
1.30.18um工艺的设计规则5
第2章:
D触发器介绍6
2.1D触发器原理6
2.2边沿D触发器7
2.2.1边沿D触发器电路结构7
2.2.2边沿D触发器工作原理7
2.2.3边沿D触发器功能描述8
2.2.3.1状况转移真值表8
2.2.3.2特征方程8
2.2.3.3状况转移图8
2.2.3.4脉冲特性:
9
2.2.4边沿D触发器特点9
2.3维持阻塞D触发器9
2.3.1维持阻塞D触发器的电路结构9
2.3.2维持阻塞D触发器的工作原理10
2.3.3维持阻塞D触发器的电路图10
2.3.3.1特征表和特征方程11
2.3.3.2状态转换图和时序图11
2.4基于TSPC原理的D触发器12
第3章:
0.18um工艺基于TSPC原理的D触发器设计13
3.1动态D触发器电路图的设计步骤及电路图13
3.2动态D触发器的设计步骤及版图14
3.3DRC验证14
第4章:
课程设计总结15
第1章:
前言
1.1版图设计基础知识
1.1.1版图设计流程
版图设计是创建工程制图(网表)的精确的物理描述的过程,而这一物理描述遵守由制造工艺、设计流程以及仿真显示为可行的性能要求所带来的一系列约束。
流程:
功能定义→电路生成→功能验证→测试生成→布局布线→仿真
1.1.2版图设计步骤
作为后端设计者,是集成电路从设计走向制造的桥梁,设计步骤包括以下几部分:
1、布局:
安排各个晶体管、基本单元和复杂单元在芯片上的位置。
2、布线:
设计走线、门间、单元间的互连。
3、尺寸确定:
确定晶体管尺寸(W、L)、互连尺寸(连线宽度)以及晶体管与互连之间的相对尺寸等。
版图编辑(LayoutEditor):
规定各个工艺层上图形的形状、尺寸和位置。
5、布局布线(Placeandroute):
给出版图的整体规划和各图形间的连接。
6、版图检查(LayoutCheck):
设计规则检查(DRC,DesignRuleCheck)、电器规则检查(ERC,ElectricalRuleCheck)、版图与电路图一致性检查(LVS,LayoutVersusSchematic)。
1.1.3版图设计规则
设计规则是设计人员与工艺人员之间的接口与协议,版图设计必须无条件的服从准则,可以极大地避免由于短路、断路造成的电路失效和容差以及寄生效应引起的性能劣化。
设计规则主要包括几何设计规则、电学设计规则以及走线设计规则。
其中几何设计规则通常有两类:
1、微米准则用微米表示版图中诸如最小特征尺寸和最小允许间隔的绝对尺寸。
2、λ准则:
用单一参数表示版图规则,所有的几何尺寸都与成线性比例。
电学设计规则分类如下:
1、拓扑设计规则(绝对值):
最小宽度、最小间距、最短露头、离周边最短距离。
2、λ设计规则(相对值):
最小宽度w=m、最小间距s=n、最短露头t=l、离周边最短距离d=h(由IC制造厂提供,与具体的工艺类型有关,m、n、l、h为比例因子,与图形类型有关)。
(1)宽度规则:
宽度指封闭几何图形的内边之间的距离。
(2)间距规则:
间距指各几何图形外边界的距离。
1.1.4版图设计验证
版图验证是采用专门的软件工具,对版图进行几个项目的验证,例如是否符合设计规则?
版图与电路图是否一致?
版图是否存在短路、断路以及悬空的节点?
借助于计算机和Cadence软件的功能,对版图进行高效而全面的验证。
经过版图验证后,一次流片成功率大大提高。
验证工具包括五项;
(1)DRC(DesignRuleCheck)设计规则检查
(2)ERC(ElectricalRuleCheck)电器规则检查
(3)LVS(LayoutVersusSchematic)版图与电路图一致性检查
(4)LPE(LayoutParameterExtruction)版图寄生参数提取
(5)PRE(ParasiticResistanceExtruction)寄生电阻提取
其中,DRC和LVS是必须做的验证,其余为可选项目。
凡是通过DRC和LVS验证的版图设计,基本上能一次流片成功。
Cadence中进行版图验证的工具主要有Dracula和Diva。
Dracula为独立的验证工具,不仅可以进行设计规则验证(DRC),而且可以完成电学规则验证(ERC)、版图与电路验证(LVS)、寄生参数提取(LPE)等一系列验证工作,功能强于Diva。
通常做DRC选用Diva,完成后用Dracula运行LVS。
根据错误报告的提示,修改版图的步骤为:
(1)将错误文件导入Virtuoso界面。
(2)找到错误层,根据错误提示进行修改。
(3)更新gdsII,编译规则文件,进行DRC验证,重复上述
(1),
(2)操作,直至版图完全通过DRC验证。
有一类错误比较隐蔽,称为offgrid错误。
这类错误是因为位置位于最小栅格的内部造成的,这样的版图在制版中因分辨率的限制会对尺寸四舍五入,造成数据的失真,甚至可能违反设计规则,故必须修改。
在最高层的offgrid错误易于修改,移动该层或线使其位于栅格边界上,在底层的错误要descend数层后,修改instance才可完成。
1.2标准单元版图的设计
1.2.1标准单元库的定义
整套的标准单元库包括版图库、符号库、电路逻辑库等。
包含了组合逻辑、时序逻辑、功能单元和特殊类型单元。
是集成电路芯片后端设计过程中的基础部分。
一般每个工艺厂商在每个工艺下都会提供相应的标准单元。
1.2.2标准单元库用途
标准单元库用来为布局布线工具提供支持,导出以下文档用来进行支持:
GDSII文件:
包含了单元的版图信息,用来合成最终的全芯片版图;
LEF文件:
本文件是SOCENCOUNTER环境下用于进行布局布线的文件,该文件为布局布线工具提供了工艺信息和各个单元的几何特性;
时序文件:
时序文件用于DesignComplier及其他数字综合工具进行门级综合,用于SOCENCOUNTER等布局布线工具进行时序优化和调节。
电路逻辑和符号库:
用于进行大规模的芯片电路设计。
1.2.3标准单元库设计流程
标准单元库的设计主要包括电路设计和版图设计记忆文档的提取。
其中电路设计环节要确定库容量的确定和时序曲线的优化,在这一设计中要最终确定所需的单元类型和驱动能力,电路设计完毕后进行版图的设计,往往通过全定制的人工设计进行。
不过也有一些自动化的工具进行,如CELLERITY和CLIP。
1.30.18um工艺的设计规则
电路设计师一般都希望电路设计得尽量紧凑,而工艺设计师却希望工艺成品率高,设计规则是对他们满意的折衷。
设计规则是良好的规范文献,它列出了元件(导体、有源区、电阻器等)的最小宽度,相邻部件之间所允许的最小间距,必要的重叠与给定的工艺相配合的其它尺寸。
人们把设计过程抽象成若干易于处理的概念性版图层次,这些层次代表将线路转换成芯片时所必需的掩膜图形。
下面就以0.18umN阱硅栅工艺为例来介绍有关层次的概念。
不同层次的名称、含义及其图形标记参见右图。
1.3.1版图设计生成及建库技术
单元库中的每个标准单元具有相同的高度,而宽度则视单元的复杂程度而有所不同,这样才能在综合布局布线时连成一个整体。
标准单元的版图除了电源、地线的端口可以从两侧水平引出之外,其它端口都排列在相对的上下两边。
这样,布局时从水平方向上可以方便地使所有标准单元排列得很整齐。
互连线则被放置在单元行之间的水平布线通道和单元行两端的垂直布线通道区内。
对所有单元一般要遵循下面的规则:
1)每一个逻辑Pin必须包括至少有一个端口的物理描述,每个端口必须至少有一个物理几何尺寸。
2)属于一个单元的所有对象必须在单元边界里面。
3)在一些技术中,电源和地伸出边缘或者在边界外边。
4)Pin的边缘和Blockage必须至少是到单元边界最小距离的一半。
5)让单元尺寸最小并不一定是要使芯片面积最小。
最好是通过稍微增加芯片面积来优化布局而不是在脑子中一直不考虑布局而一味地减小单元的面积。
由于0.18um标准单元库是要标准单元在单个单元行中具有相同的高度,设计时可以使电源共享。
电源共享可以通过减少通道的数量来减少芯片的面积。
第2章:
D触发器介绍
触发器是能够存储一位二进制信息的基本单元。
触发器特点有1.有两个能够保持的稳定状态,分别用来表示逻辑0和逻辑1。
2.在适当输入信号作用下,可从一种状态翻转到另一种状态;在输入信号取消后,能将获得的新状态保存下来。
把触发器按触发方式分:
可分为电位触发方式、主从触发方式及边沿触发方式。
按逻辑功能分:
可分为R-S触发器、D触发器、J-K触发器和T触发器。
2.1D触发器原理
触发器是一种时钟控制的记忆器件,触发器具有一个控制输入讯号(CLOCK)。
CLOCK讯号使触发器只在特定时刻才按输入讯号改变输出状态。
若触发器只在时钟CLOCK由L到H(H到L)的转换时刻才接收输入,则称这种触发器是上升沿(下降沿)触发的。
触发器可用来储存一位的数据。
通过将若干个触发器连接在一起可储存多位元的数据,它们可用来表示时序器的状态、计数器的值、电脑记忆体中的ASCII码或其他资料。
D触发器是最常用的触发器之一。
对于上升沿触发D触发器来说,其输出Q只在CLOCK由L到H的转换时刻才会跟随输入D的状态而变化,其他时候Q则维持不变。
上图显示了上升沿触发D触发器的时序图。
SET和RESET是D触发器中额外两个可以屏蔽时钟操作的输入。
D触发器正常工作情况下,SET和RESET均必须设为1。
2.2边沿D触发器
负跳沿触发的主从触发器工作时,必须在正跳沿前加入输入信号。
如果在CP高电平期间输入端出现干扰信号,那么就有可能使触发器的状况出错。
而边沿触发器允许在CP触发沿来到前一瞬间加入输入信号。
这样,输入端受干扰的时间大大缩短,受干扰的可能性就降低了。
边沿D触发器也称为维持-阻塞边沿D触发器。
2.2.1边沿D触发器电路结构
该触发器由6个与非门组成,其中G1和G2构成基本RS触发器。
2.2.2边沿D触发器工作原理
SD和RD接至基本RS触发器的输入端,它们分别是预置和清零端,低电平有效。
当SD=0且RD=1时,不论输入端D为何种状况,都会使Q=1,Q=0,即触发器置1;当SD=1且RD=0时,触发器的状况为0,SD和RD通常又称为直接置1和置0端。
我们设它们均已加入了高电平,不影响电路的工作。
工作过程如下:
1.CP=0时,与非门G3和G4封锁,其输出Q3=Q4=1,触发器的状况不变。
同时,由于Q3至Q5和Q4至Q6的反馈信号将这两个门打开,因此可接收输入信号D,Q5=D,Q6=Q5=D。
2.当CP由0变1时触发器翻转。
这时G3和G4打开,它们的输入Q3和Q4的状况由G5和G6的输出状况决定。
Q3=Q5=D,Q4=Q6=D。
由基本RS触发器的逻辑功能可知,Q=D。
3.触发器翻转后,在CP=1时输入信号被封锁。
这是因为G3和G4打开后,它们的输出Q3和Q4的状况是互补的,即必定有一个是0,若Q3为0,则经G3输出至G5输入的反馈线将G5封锁,即封锁了D通往基本RS触发器的路径;该反馈线起到了使触发器维持在0状况和阻止触发器变为1状况的作用,故该反馈线称为置0维持线,置1阻塞线。
Q4为0时,将G3和G6封锁,D端通往基本RS触发器的路径也被封锁。
Q4输出端至G6反馈线起到使触发器维持在1状况的作用,称作置1维持线;Q4输出至G3输入的反馈线起到阻止触发器置0的作用,称为置0阻塞线。
因此,该触发器常称为维持-阻塞触发器。
总之,该触发器是在CP正跳沿前接受输入信号,正跳沿时触发翻转,正跳沿后输入即被封锁,三步都是在正跳沿后完成,所以有边沿触发器之称。
与主从触发器相比,同工艺的边沿触发器有更强的抗干扰能力和更高的工作速度。
2.2.3边沿D触发器功能描述
2.2.3.1状况转移真值表
2.2.3.2特征方程
Qn+1=D
2.2.3.3状况转移图
2.2.3.4脉冲特性:
1.建立时间:
由下图维持阻塞触发器的电路可见,由于CP信号是加到门G3和G4上的,因而在CP上升沿到达之前门G5和G6输出端的状况必须稳定地建立起来。
输入信号到达D端以后,要经过一级门电路的传输延迟时间G5的输出状况才能建立起来,而G6的输出状况需要经过两级门电路的传输延迟时间才能建立,因此D端的输入信号必须先于CP的上升沿到达,而且建立时间应满足:
tset≥2tpd。
2.保持时间:
由右图可知,为实现边沿触发,应保证CP=1期间门G6的输出状况不变,不受D端状况变化的影响。
为此,在D=0的情况下,当CP上升沿到达以后还要等门G4输出的低电平返回到门G6的输入端以后,D端的低电平才允许改变。
因此输入低电平信号的保持时间为tHL≥tpd。
在D=1的情况下,由于CP上升沿到达后G3的输出将G4封锁,所以不要求输入信号继续保持不变,故输入高电平信号的保持时间tHH=0。
3.传输延迟时间:
由图工作波形图不难推算出,从CP上升沿到达时开始计算,输出由高电平变为低电平的传输延迟时间tPHL和由低电平变为高电平的传输延迟时间tPLH分别是:
tPHL=3tpdtPLH=2tpd
2.2.4边沿D触发器特点
1.边沿D触发器具有接收并记忆信号的功能,又称为锁存器;
2.边沿D触发器属于脉冲触发方式;
3.边沿D触发器不存在约束条件和一次变化现象,抗干扰性能好,工作速度快
2.3维持阻塞D触发器
2.3.1维持阻塞D触发器的电路结构
维持阻塞D触发器的电路如下图所示。
从电路的结构可以看出,它是在基本RS触发器的基础之上增加了四个逻辑门而构成的,C门的输出是基本RS触发器的置“0”通道,D门的输出是基本RS触发器的置“1”通道。
C门和D门可以在控制时钟控制下,决定数据[D]是否能传输到基本RS触发器的输入端。
E门将数据[D]以反变量形式送到C门的输入端,再经过F门将数据[D]以原变量形式送到D门的输入端。
使数据[D]等待时钟到来后,通过C门D门,以实现置“0”或置“1”。
2.3.2维持阻塞D触发器的工作原理
D触发器具有置“0”和置“1”的功能。
设Q=0、[D]=1,当CP来到后,触发器将置“1”,触发器各点的逻辑电平如图2所示。
在执行置“1”操作时,C门输出高电平;D门输出低电平,此时应保证置“1”和禁止置“0”。
为此,将D=0通过①线加到C门的输入端,保证C=1,从而禁止置“0”。
同时D=0通过②线加到F门的输入端,保证F=1,与CP=1共同保证D=0,从而维持置“1”,。
置“0”过程与此类似。
设Q=1、[D]=0,当CP来到后,触发器将置“0”。
在执行置“0”操作时,C门输出低电平,此时应保证置“0”和禁止置“1”。
为此,将C=0通过④线加到E门的输入端,保证E=1,从而保证C=0,维持置“0”。
同时E=1通过③线加到F门的输入端,保证F=0,从而使D=1,禁止置“1”。
电路图中的②线或④线都是分别加在置“1”通道或置“0”通道的同一侧,起到维持置“1”或维持置“0”的作用;①线和③线都是加在另一侧通道上,起阻塞置“0”或置“1”作用。
所以①线称为置“0”阻塞线,②线是置“1”维持线,③线称为置“1”阻塞线,④线是置“0”维持线。
从电路结构上看,加于置“1”通道或置“0”通道同侧的是维持线,加到另一侧的是阻塞线。
2.3.3维持阻塞D触发器的电路图
这个触发器的直接置“0”和直接置“1”功能无论是在时钟的低电平期间,还是在时钟的高电平期间都可以正确执行。
右下图是D触发器的逻辑符号,从右左下图可看出CP是上升沿有效,当然,D触发器还有CP下降沿有效的,如右右下图。
2.3.3.1特征表和特征方程
特征表:
D
Qn
Qn+1
1
0
1
0
1
0
0
0
0
0
1
1
特征表就是Qn将也作为真值表的输入变量,而Qn+1为输出,此时的真值表称为特征表。
有特征表可得特征方程:
Qn+1=D
2.3.3.2状态转换图和时序图
2.4基于TSPC原理的D触发器
下图所示为一个用TSPC原理构成的上升沿D触发器的电路图。
电路由11个晶体管构成,分为四级。
当时钟信号为低电平时,第一级作为一个开启的锁存器接收输入信号,而第二级的输出节点被预充电。
在此期间,第三级和第四级保持原来的输出状态。
当时钟信号由低电平变换到高电平时,第一级不再开启而且第二级开始定值。
同时,第三级变为开启而且将采样值传送到输出。
注意,最末级(反相器)只用于获得不反相的输出电平。
此电路的掩模板图如图所示。
nMOS晶体管的器件尺寸的宽长比为(W/L)=(750nm/350nm),pMOS晶体管的器件尺寸的宽长比为(W/L)=(1.5um/350nm)。
版图对应的工艺的寄生参数可通过电路的提取决定。
而提取的电路文件用SPICE仿真来确定它的性能。
仿真的TSPCDFF电路的输入,输出波形如图所示。
可见,电路可以工作在500MHz的时钟频率上。
因为他们的设计相对简单,晶体管数目少喝运行速度快高,特别是在高性能设计中,对于传统CMOS电路来说基于TSPC电路时一种较好的选择。
第3章:
0.18um工艺基于TSPC原理的D触发器设计
3.1动态D触发器电路图的设计步骤及电路图
(1)进入UNIX系统,Openterminal即打开终端;
(2)icfb&→回车→进Cadence软件,弹出Icfb-Log:
/home/004/CDS.log对话框;
(3)新建一个单元:
File→New→Cellview→在Cellname中输人“D-TSPC”→Viewname:
Schematic→Tool:
Composer—Schematic→OK,弹出Virtuoso@SchematicEditing:
luweiD-TSPCSchematic对话框,开始电路图的绘制;
(4)画PMOS管:
快捷键i→进入AddInstance窗口→单击Browse→Library里选择analogLib→Cell里选择pbsim4→View里选择symbol→close→修改参数(Width,Length);
(5)NPMOS管、vdd、gnd的画法与步骤4相同;
(6)输入输出信号的绘制:
快捷键p→弹出“AddPin”对话框→Direction里选择input/output→pinNames里写入D/CLK/Q;
(7)连线:
快捷键W→连接即可得如下所示的电路图。
3.2动态D触发器版图的设计步骤及电路图
(1)Icfb-Log:
/home/004/CDS.log中,File→New→Cellview→在Cellname:
“D-TSPC”→Viewname:
Schematic→Tool:
Composer—Virtuoso,弹Virtuoso@LayoutEditing:
luweiD-TSPCLayout对话框;根据电路图绘制版图。
(2)将电路图分成4部分来绘制版图:
1.先画pmos管,画出出有源区,注意宽度为1.5um;其次画出栅,注意长度为0.18um;其次衬底连接;看好串并联,源漏极的连接,源源极的连接等;在打接触孔后一定要画出金属层;最后不能忘记离子注入区SP、SN和N阱的绘制;
2.画nmos管,其绘制类似于pmos;
3.完成整个TSPC-D触发器的绘制及绘制输入、输出;
4.作标签:
注意一定要用TEXT,然后用快捷键l,写上标签即可,标签上出现的字为白色的才是对的,这一点是非常值得注意的。
3.3DRC验证
设计规则的验证是版图与具体工艺的接口,因此就显得尤为重要,可以进行设计规则验证(DRC)。
在进行验证操作过程中用到的库都应位于当前运行目录或由路径指定链接到该运行目录。
打开要验证单元的版图界面,点击FILE下的DRACULA DRC,弹出在菜单栏上,在DRC菜单下的SETUP中,给出错误文件的路径,即可将错误报告与Virtuoso的图形界面结合起来,根据错误层的提示,在图中直接修改即可。
根据错误报告的提示,修改版图的步骤为:
(1)将错误文件导入Virtuoso界面。
(2)找到错误层,根据错误提示进行修改。
(3)更新编译规则文件,进行DRC验证,重复上述
(1),
(2)操作,直至版图完全通过DRC验证。
验证结果除了面积所占的版图的百分数不符合设计0.18nm设计规则之外,其他设计规则全部达到设计要求。
第4章:
课程设计总结
对IC版图课程设计的学习,使我初步地掌握了Cadence软件基本操作方法,并能够独立的运用该软件设计版图,灵活的根据要求绘制版图,这对我今后学习和工作会有很大的帮助。
从原理图到版图,各个部分的设计摆放都有着巨大的关系,只有很好的把握才会成功的完成版图的设计,这就是课程设计的目的,很好的锻炼自我识图、辨图和画图的能力。
这次的课程设计只是就基于TSPC原理的D触发器进行设计,虽然简单,但却很好地提升了我的动手能力。
对作为初学者的我来说,是值得吸收的经历和经验。
因为它不仅是对专业知识的考察,也对整体布局布线能力的提高有益处。
通过这次的课程设计的学习,从具体构思和内容以及数据的测试中,我深刻体会到做事情不能急躁,要细心仔细的完成每个版图的设计,也从中学习到要将理论和实践相结合,这是两个互利共赢的过程,只有有理论基础才能进行动手实践,动手实践有会加深自己对知识的理解和认知,这是一个良性循环。
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