第1章 概述.docx

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第1章概述

第一章概述

本章概述MPC8349EPowerQUICC™IIPro处理器的特性，其中包括一个展示主要功能部件的结构图。

MPC8349E是一款高性价比的、通用的集成式主处理器，它实现了PowerPC™系统结构。

该系统结构是网络基础设施、通讯、无线局域网和其他的嵌入式系统应用所必需的。

该处理器非常适合于对成本、体积、功耗以及性能要求比较苛刻的应用系统。

MPC8349E还可以用于应用系统中的控制处理，例如，网络路由器和交换机、海量存储子系统、网络设备、以及打印和成像系统等。

注意，本参考手册适用于MPC8349/47/43设备。

MPC834x系列设备的功能区别参见表1-1。

1.1MPC834x系列产品的区别

在表1-1中，用粗体标出的部分是MPC8349E、MPC8347E和MPC8343E之间的主要功能差别。

表1-1.MPC8349E、MPC8347E和MPC8343E的功能

说明

MPC8349E

MPC8347E

MPC8343E

内存控制器

64/32位DDR/DDR2

64/32位DDR/DDR2

32位DDR/DDR2

PCI接口

两个32位或一个64位

一个32位

一个32位

8个pci_clk信号

5个pci_clk信号

5个pci_clk信号

Ethernet/PHYI/F

MII,，GMII，RGMII，TBI，RTBI

MII，GMII，RGMII，TBI，RTBI

MII，RGMII，RTBI

USB

2.0主机和设备

2.0主机和设备

2.0主机或2.0设备

支持两个端口

支持两个端口

支持一个端口

MPH和DR模块

MPH和DR模块

仅DR模块

安全性（DES/3DES,AES,SH1）

MPC8349E：

有

MPC8349：

无

MPC8347E：

有

MPC8347：

无

MPC8343E：

有

MPC8343：

无

GPIO信号

64

46

38

SVR

MPC8349E：

8050_0020

MPC8349：

8051_0020

MPC8347E：

8052_0020MPC8347：

8053_0020

MPC8347E：

8054_0020MPC8347：

8055_0020

MPC8343E：

8056_0020MPC8343：

8057_0020

封装

TBGA

TBGA

PBGA

PBGA

1.2MPC8349EPowerQUICCIIPro处理器概述

图1-1给出了MPC8349E的主要功能单元。

MPC8349E中的PowerPCe300c1核带有32K字节的指令cache和32K字节的数据cache，实现了PowerPC的用户指令集系统结构，并提供了硬件和软件调试支持。

另外，MPC8349E提供了两个三速10、100、1000Mbps的Ethernet控制器、一个DDR/DDR2SDRAM存贮器控制器、一个灵活的本地总线控制器、两个32位/一个64位的PCI控制器、一个专用的安全引擎、一个可编程中断控制器、两个I2C控制器、一个四通道DMA控制器、一个通用I/O端口和一个USB2.0主机和设备控制器。

MPC8349E中的高度集成简化了板卡的设计，并提供了非常大的带宽和极佳的性能。

图1-1.MPC8349E结构图

MPC8349E的主要特性如下：

●e300c1PowerPC处理器核

⏹MPC603e核的增强版

⏹高性能、带有四级流水和较小中断等待时间的超标量处理器核

⏹浮点、整型、取/存、系统寄存器和分支处理单元

⏹带有加锁功能的32K字节的指令cache和32K字节的数据cache

⏹动态电源管理

⏹增强的硬件程序调试功能

⏹与实现了PowerPC系统结构的Freescale处理器家族软件兼容

⏹由系统总线时钟提供定时的独立PLL

◆UPC接口ATM/POS

◆串行接口串行ATM

◆HDLC/透明（码率可达70Mbps）

◆HDLCBUS（码率可达10Mbps）

●并行I/O

⏹通用I/O

⏹开漏级功能

⏹中断功能

●优化的安全引擎，可以处理所有与IPSec、SSL/TLS、SRTP、802.11i、iSCSI和IKE处理相关的算法。

安全引擎包含四个加密通道、一个控制器和一套加密执行单元（EU）。

这些执行单元如下：

⏹公钥执行单元（PKEU）支持下列功能：

◆RSA和Diffie-Hellman算法

◆高达2048位的可编程字段长度

◆椭圆曲线加密算法

◆F2m和F（p）模式

◆高达511位的可编程字段长度

⏹数据加密标准执行单元（DEU）

◆DES和3DES算法

◆3DES可用双密钥（K1，K2，K1）或三密钥（K1，K2，K3）

◆DES和3DES可用ECB或CBC模式

⏹高级加密标准单元（AESU）

◆实现Rijndael对称密钥加密

◆128、192和256位的密钥长度

◆ECB、CBC、CCM和计数器（CTR）模式

⏹用于RAID应用的XOR奇偶校验生成加速器

⏹ARC四执行单元（AFEU）

◆实现了与RC4算法兼容的流加密

◆40至128位的可编程密钥

⏹报文摘要执行单元（MDEU）

◆带有160、224、或256位报文摘要的SHA

◆带有128位报文摘要的MD5

◆使用任一算法的HMAC

⏹随机数产生器（RNG）

⏹四个加密通道，每一个都支持多命令描述符链

◆通过一个集成控制器静态和/或动态地分配加密执行单元

◆每一个执行单元的缓冲区长度为256个字节，对大数据尺寸进行流控制

●DDR1/DDR2SDRAM存贮器控制器

⏹可编程定时，支持DDR1和DDR2SDRAM

⏹32或64位数据接口，高达333MHz数据率

⏹最多四个物理存贮体（片选），每个存贮体多达1G字节的独立编址

⏹从64M位到1G位的DRAM芯片的配置，具有x8/x16数据端口

⏹完全的ECC支持

⏹支持多达16个同时打开页面（DDR2多达32个页面）

⏹连续或不连续的存储器映射

⏹读－修改－写支持

⏹睡眠模式支持SDRAM的自刷新

⏹支持自动刷新

⏹使用CKE的动态（On-the-fly）电源管理

⏹寄存式DIMM支持

⏹用于DDR1的2.5-VSSTL2兼容I/O，用于DDR2的1.8-VSSTL2兼容I/O

●两个三速（10/100/1000）Ethernet控制器（TSEC）

⏹两个符合IEEE802.3、802.3u、820.3x、802.3z和802.3AC的控制器

⏹支持不同的Ethernet物理接口：

◆1000MbpsIEEE802.3GMII/RGMII，802.3zTBI/RTBI，全双工

◆10/100MbpsIEEE802.3MII，全双工和半双工

⏹缓冲区描述符与MPC8260和MPC860T10/100编程模式向后兼容

⏹9.6K字节超长帧支持

⏹RMON统计支持

⏹每个TSEC模块都拥有内部的2K字节的发送FIFO和2K字节的接收FIFO

⏹用于控制和状态的MII管理接口

⏹可编程CRC生成和校验

●两个PCI接口

⏹PCI规范Rev2.3兼容

⏹高达66MHz数据总线宽度的PCI接口（两种选择）：

◆两个32位的PCI接口

◆一个64位的PCI接口

⏹PCI3.3V兼容

⏹Not5V兼容

⏹两种接口都具有PCI主桥（hostbridge）能力

⏹PCI1接口支持PCI代理模式

⏹支持PCI－存储器和存储器－PCI流传输

⏹PCI读访问存储器预取，并支持延迟读事务

⏹支持处理器－PCI和PCI－存储器的posting

⏹片上仲裁，PCI1上支持五个主设备，PCI2上支持三个主设备

⏹支持对所有PCI地址空间的访问

⏹支持奇偶校验

⏹可选的硬件强制一致性

⏹用于主机和外设之间地址映射的地址变换单元

⏹作为目标设备时支持双地址周期

⏹通过PCI可访问内部配置寄存器

●通用串行总线（USB）双角色控制器

⏹支持USB活动（OTGon-the-go）模式，包括设备和主机功能

⏹符合USB规范Rev2.0

⏹支持作为独立USB设备工作

◆支持一个上游端口

◆支持六个可编程USB端点

⏹支持作为独立USB主控器工作

◆支持带有一个下游端口的USB根集线器

◆增强的主机控制器接口（EHCI）兼容

⏹支持高速（480Mbps）、全速（12Mbps）和低速（1.5Mbps）操作

⏹支持带UTMI、串行和UTMI+少引脚接口（ULPI）的外部PHY

●USB多端口主控器

⏹支持作为独立USB主控器工作

◆支持带有一个或者两个下游端口的USB根集线器

◆增强的主机控制器接口（EHCI）兼容

⏹符合USB规范Rev2.0

⏹支持高速（480Mbps）、全速（12Mbps）和低速（1.5Mbps）操作

⏹支持到没有外部集线器的高速设备的直接连接

⏹支持带串行和少引脚数（ULPI）接口的外部PHY

●本地总线控制器（LBC）

⏹多路复用的32位地址和数据，运行速度高达133MHz

⏹八块片选支持八个外部从设备

⏹多达八拍的突发传输

⏹可由片上存储控制器控制的32位、16位和8位端口尺寸

⏹每个片选都有三个协议引擎：

◆通用的芯片选择机（GPCM）

◆三个用户可编程机（UPMs）

◆专用的单数据率SDRAM控制器

⏹支持奇偶校验

⏹缺省的引导ROM片选带有可配置的总线带宽（8、16或32位）

●可编程中断控制器（PIC）

⏹具备与MPC8260中断控制器在功能和编程上的兼容能力

⏹支持8个外部和34个内部独立的中断源

⏹支持一个外部（可选的）和七个内部机器检查中断源

⏹可编程的最高优先级请求

⏹带有可编程优先级的四组中断

⏹指向主机处理器的外部和内部中断

⏹当处于核禁止中断模式时，将中断重定向到外部的/INTA信号

⏹每个中断源都有唯一向量号

●两个I2C接口

⏹二线接口

⏹多主设备支持

⏹主或从I2C模式支持

⏹片上数字过滤消除了总线上的尖峰信号

⏹利用引导定序器嵌入式硬件有选择地载入I2CEPROM中的系统初始化数据

●DMA控制器

⏹四个独立的虚拟通道

⏹带有可编程带宽控制的多通道并发执行

⏹支持所有通道的握手（外部控制）信号：

/DMA_DREQ[0:

3]、/DMA_DACK[0:

3]，/DMA_DDONE[0:

3]

⏹本地核和远程PCI主设备可以访问所有通道

⏹非对齐传输能力

⏹数据链接和直接模式

⏹完成段或链时产生中断

●DUART

⏹两个四线接口（RxD，TxD，/RTS，/CTS）

⏹与原有的16450UART和PC16550D编程模式兼容

●串行外围接口（SPI）

⏹主或从支持

●通用并行I/O（GPIO）

⏹64个并行I/O引脚可被各种芯片接口复用

●系统定时器

⏹周期中断定时器

⏹实时时钟

⏹软件看门狗定时器

⏹八个通用定时器

●符合IEEE1149.1的JTAG边界扫描

●集成的PCI总线和SDRAM时钟产生

1.3MPC8349E系统结构概述

下面几节介绍MPC8349E的主要功能单元。

1.3.1PowerPC核

MPC8349EPowerQUICCIIPro包含e300c1PowerPC处理器核，该核是MPC603e核（用在以前的PowerQUICCII处理器中）的增强版本。

增强包括两倍的带奇偶校验的L1cache（32K字节的数据cache和32K字节的指令cache），以及其他提高性能的特性。

e300c1核与已有的基于MPC603e核的产品的软件向上兼容。

关于处理器核的详细信息参考下列资料：

●e300PowerPC™核参考手册（描述了编程模型、cache模型、内存管理模型、异常模型和指令时序）（序号#E300CORERM）

●PowerPC系统结构32位实现的编程环境手册（序号#:

MPCFPE32B）

e300c1核是实现了PowerPC系统结构的微处理器家族的低功耗实现。

该核实现了PowerPC系统结构的32位部分，提供了32位有效地址、8、16和32位的整型数据类型、以及32和64位的浮点数据类型。

e300c1核是一个超标量处理器，它每个周期可以发出三条指令（两条指令加一个跳转），并可完成五条执行中的指令。

为提高性能，可以乱序执行指令，但核使指令的执行象顺序执行一样完成。

e300c1核集成了五个执行单元——一个带有完整的乘法和除法操作的整型单元（IU）、一个浮点类型单元（FPU）、一个带有静态分支预测的分支处理单元（BPU）、一个用于数据传输的取/存单元（LSU）和一个系统寄存器单元（SRU）。

并行执行五条指令的能力以及使用具有快速执行时间简单指令产生了极高的性能和吞吐率。

大多数整型指令都可以在一个时钟周期内执行。

在e300c1核上，对FPU采用了流水技术，因此每个时钟周期都可以发出并完成一条单精度乘加指令。

e300c1核提供了独立的片上32K字节、八路组相联、物理寻址的指令和数据cache，并提供了路锁定能力。

处理器的特性还包括具有独立的片上指令和数据存储器管理单元（MMU）。

MMU包含具有64个表项的、两路组相联的数据和指令地址变换查找缓存（DTLB和ITLB），它提供了按需分页的虚拟存贮器地址变换的支持。

TLB和cache使用近期最少使用（LRU）替换算法。

处理器通过使用两个独立的指令和数据块地址变换（IBAT和DBAT）阵列提供了对块地址变换的支持。

每个阵列具有八个表项。

在块变换期间，将有效地址同时与BAT阵列中的所有八个表项进行比较。

与PowerPC系统结构一致，如果有效地址命中TLB和BAT阵列，则BAT阵列变换优先。

作为e300c1核新增加的功能，MPC8349E可以锁定指令和数据cache（或整个cache）中从一路到所有路的内容。

例如，它允许嵌入式应用将中断例程或其他重要的（时间敏感的）指令序列锁定在指令cache中。

它允许将数据锁定在数据cache中，如果这些数据对必须得到执行的代码来说可能很重要。

e300c1核具有到设备的其余部分的高性能的64位数据总线和32位地址总线接口。

对于存储器访问和内存映射的I/O操作，e300c1核支持单拍和突发数据传输。

图1-2提供了MPC8349Ee300c1核的结构图，显示了执行单元（IU、FPU、BPU、LSU和SRU）是如何独立并行工作的。

注意，图1-2只是一个概念图，并没有试图给出这些特征是如何在芯片上物理实现的。

图1-2.MPC8349E集成的e300c1核结构图

1.3.2安全引擎（SecurityEngine）

在MPC8349E中同时集成了一个硬件加密部件。

该部件支持多种加密算法，可实现高性能数据加密和认证，而这些都是当今SoHo/RoBo路由器所需要的。

加密部件与MPC8280中对应的部件兼容。

安全引擎从硬件上支持DES、3DES、MD-5、SHA-1、AES、PKEU、RNG和RC-4加密算法，它还包括对RAID应用的XOR奇偶校验生成加速。

安全引擎的内部系统结构的结构图如图1-3所示。

总线接口模块用于在内部总线和安全引擎中的任意寄存器之间传输64位的字。

操作首先将一个指向数据分组描述符的指针写入一个加密通道取寄存器。

通道请求描述符，并执行解码操作。

然后通道请求控制器分配加密执行单元，取得密钥，IV和要执行给定操作的数据。

为了满足请求，控制器为通道分配执行单元，并向主接口提出请求。

在对数据进行处理时，将其写入独立的执行单元的输出缓冲器，然后通过总线接口模块返回到系统存储器。

图1-3.集成的安全引擎功能结构图

1.3.3DDR存储器控制器

这款完全可编程的DDRSDRAM控制器支持大多数现有的、JEDEC标准的、x8或x16的DDR1或DDR2存储器，包括缓冲式（buffered）和非缓冲式（unbuffered）DIMM。

但不支持在同一个系统中混合使用寄存式（registered）和非寄存式（nonregistered）DIMM。

内置的错误校验和纠正（ECC）确保了在可靠的高频率操作时具有极低的差错率。

动态电源管理和自动预充电模式简化了存储器系统的设计。

大量的特殊特性，例如爬行模式和ECC错误注入，支持快速系统调试。

DDR存储器控制器包括一下特性：

●支持DDR1和DDR2SDRAM

●32/40位和64/72位SDRAM数据总线

●满足所有SDRAM定时参数的可编程设置

●支持多种不同的SDRAM配置

⏹支持多达4个物理存贮体（片选），每一个存贮体可独立编址

⏹支持带有x8或x16数据端口的64M位至1G位的设备（不直接支持x4数据端口）

⏹支持非缓冲式和寄存式DIMM

●对于子双字（sub-double）写入，支持数据屏蔽信号和读-修改-写操作

●支持双位错误检测和单位错误纠正ECC（当在32位模式时，8位校验字覆盖64或32位的数据）

●两个表项的输入请求队列

●开放的页面管理（每个子存贮体都有一个表项）

●存贮器控制器的时钟频率是SDRAM时钟频率的两倍，支持睡眠电源管理模式

●支持ECC上的错误注入

1.3.4两个三速Ethernet控制器

三速Ethernet控制器（TSEC）支持10/100Ethernet至1000Mbps或1GbpsIEEE802.3协议。

EthernetIEEE802.3协议是一个被广泛地用的LAN，基于载波侦听多路访问/冲突检测（CSMA/CD）方法。

因为Ethernet和IEEE802.3协议非常相似，可以同时存在于同一个LAN之上，所以10/100Ethernet提高了Ethernet的速度，从10提高到100Mbps，为主干和服务器的连接提供了一个简单的、高性价比的选择。

MPC8349E中的TSEC提供了千兆位Ethernet，它建立在Ethernet协议之上，但将速度提高了10倍，从10/100Ethernet到1Gbps。

MPC8349E中的TSEC包含下面独有的特性：

●Ethernet媒体访问控制器（MAC）

●先进先出（FIFO）控制器

●直接存储器访问（DMA）控制器

●10位接口（TBI）

●基于寄存器的统计模块，支持管理信息库（MIB）远程监控（RMON）

接收和发送数据缓冲区中的数据的最高有效字节分别与帧中的最高有效字节相对应。

完整的TSEC是为单MAC应用设计的。

TSEC支持多种标准的MAC-PHY接口，以连接到外部Ethernet收发器：

●MII接口的运行速度为10/100Mbps

●GMII接口的运行速度为1000Mbps

●对于光纤通道应用，TBI接口可以连接到的SerDes设备

●引脚数减少版本的GMII接口（RGMII）和10位接口（RTBI）

TSEC软件编程模型与MPC8260（PowerQUICCII）设备类似。

因此Freescale客户可以使用已经实现了的Ethernet驱动程序，从而缩短软件开发周期。

1.3.5PCI控制器

MPC8349E的32/64位PCI控制器符合PCILocalBusSpecificationRev.2.3.（局部总线规范2.3版本）。

PCI1和PCI2接口都可以用作主桥接口。

可以选择把PCI1接口用作一个代理设备。

两个PCI控制器都支持32位寻址和32位数据总线。

PCI1控制器还支持64位数据总线。

作为主设备时，MPC8349E支持对PCI存储空间、PCII/O空间和PCI配置空间的读和写操作。

此外，MPC8349E还可以产生PCI特殊周期和中断响应命令。

作为目标设备时，MPC8349E支持对系统存储器、PCI配置空间和片上存储器映射的配置空间的读和写操作。

MPC8349EPCI控制器包括以下独有的特性：

●配置事务上的地址步进

●快速连续事物

●数据流

●在主机模式下，PCI控制器支持外部信号分离，因此可以关闭到外部设备的电源

1.3.5.1PCI总线仲裁单元

每个MPC8349EPCI控制器都包含一个PCI总线仲裁单元，免除了对外部单元的需要，因此降低了系统的复杂性和成本。

它拥有以下特性：

●PCI1支持五个/REQ//GNT信号对，因此支持五个外部主设备。

MPC8349EPCI1控制器是仲裁池中的第六个成员。

●PCI2支持三个/REQ//GNT信号对，因此支持三个外部主设备。

MPC8349EPCI2控制器是仲裁池中的第四个成员。

●总线仲裁单元允许公平裁决，以及优先级机制。

●使用了一个两级循环方案，可以利用高或者低优先级仲裁池设定每个设备。

低优先级池中的成员可以被提升到高优先级池中。

一旦准许使用总线，则将该设备重新放入低优先级池中。

●可以禁止该单元，以允许使用远程仲裁单元。

●可以把仲裁单元独立出来，以允许关闭外部设备的电源。

1.3.6通用串行总线（USB）2.0

MPC8349EUSB2.0控制器提供了作为主机和设备同时操作。

USB主机和设备控制器提供了点对点的连接，与USB规范Rev2.0一致。

它还允许主机和设备功能共存和同时工作。

可以将USB控制器配置为作为独立的主机、独立的设备或同时工作的主机和设备进行工作。

更多信息参见图1-4。

可以把主机和设备都配置为支持下面四种类型的USB传输：

●批量

●控制

●中断

●同步

图1-4.USB控制器端口配置

1.3.6.1USB双角色（Dual-Role）控制器

●支持USB活动（OTGon-the-go）模式，包括设备和主机功能

●符合USB规范Rev2.0

●支持作为独立的USB设备工作

⏹支持一个上游端口

⏹支持六个可编程USB端点

●支持作为独立的USB主控器工作

⏹支持带有一个下游端口的USB根集线器

⏹增强主控器接口（EHCI）兼容

●支持高速（480Mbps）、全速（12Mbps）和低速（1.5Mbps）操作

●支持带有UTMI、串行和UTMI+少引脚接口（ULPI）的外部PHY

1.3.6.2USB多端口主控器

●支持作为独立的USB主控器工作

⏹支持带有一个或两个下游端口的USB根集线器

⏹增强主控器接口（EHCI）兼容

●符合USB规范Rev2.0

●支持高速（480Mbps）、全速（12Mbps）和低速（1.5Mbps）操作

●支持到没有外部集线器的高速设备的直接连接

●支持带有串行和UTMI+少引脚接口（ULPI）的外部PHY

1.3.7本地总线控制器（LBC）

本地总线控制器（LBC）的主要部件是它的存储器控制器，该存储器控制器提供了到多种类型的存储器设备和外围设备的无缝接口。

存储器控制器负责控制八个存储器存贮体，这些存贮体被一个高性能SDRAM机、一个通用片选机（GPCM）和最多三个用户可编程机（UPM）共享。

同