allegro 遇到的问题汇总Word文档下载推荐.docx
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4.
如实现Highlight高亮部分网络,而背景变暗,就像AltiumDesigner那样?
ShadowMode打开该模式,并且选中Dimactivelayer即可。
5.
快速切换层快捷键
可以按数字区里的“-”或“+”来换层。
6.
OrCAD跟Allegro交互时,出现WARNING[CAP0072]Couldnotfindcomponenttohighlight错误等?
OrCAD输出网表,Allegro导入网表,确保两者对的上号,然后在Orcad选中元件,再右键EditorSelect,即可在Allegro中选中该元件;
反过来,在Allegro中要先Highlight某元件,在Orcad中变会选中该元件。
1.ORcad:
首先打开orcad和allegro分别占1/2的窗口界面。
然后orcad中Tools/creatnetlist/PCBEditor中CreatePCBEditorNetlist下的Options中设置导出网表的路径。
然后确定导出网表。
2.Allegro:
Files/Import/Logic/最底下的Importdirectory中设置刚才导出网表的路径。
然后导入即可,只要不出现error即可。
3.操作互动:
首先在allegro中选中高亮display/Highlight,然后到orcad中选中一个元件或者引脚哪么对应的allegro中旧高亮显示了。
当然了选中Dehighlight就可以不高亮显示了。
7.
关于盲孔及埋孔B/BVia的制作方法?
可先制作通孔Thruvia,然后Setup->
B/Bviadefinitions->
DefineB/Bvia,如下图,完成后,再在ConstraintManager->
Physical->
alllayers->
vias里添加B/BVia即可。
8.
在用RouterEditor做BGA自动扇出时,遇到提示无法找到xxx解决方法?
路径里不能有中文或者空格。
9.
在制作封装时,如何修改封装引脚的PINNumber?
Edit->
Text,然后选中PINNumber修改即可。
10.
对于一些机械安装孔,为什么选了pin后,选中老是删除不了?
因为这些MechanicalPin属于某个Symbol的,在Find里选中Symbols,再右键该机械孔,点UnplaceComponent即可。
11.
在OrCAD里用OffPageConnector为什么没起到电气连接的作用?
先科普下:
1.off_pageconnector确实是用在不同页间比较合适,同一页中可以选择用连线,总线或者Placenetalias来连通管脚,没有见过在同一页中用off_pageconnector的。
2.off_pageconnector在电气特性上是没有方向性的,但是在制图时,为了人看方便,所以使用的双向信号和单向信号的符号还是不同的,这是为了让人知道它是输入还是输出。
电气特性的连接是在芯片做原理图封装时,对管脚定义时形成的。
原因分析:
OffPageConnector用于平坦式电路图中多页面原理图电气连接(这些原理图必须从属于同一个ParentSheetSymbol)。
如下图所示才算同一个Parentsheetsymbol。
12.
如何将两块电路板合成一块?
先将电路板A导出成Sub-drawing,然后电路板B再导入该Sub-drawing,同时原理图也合成一个原理图,完后创建网表Netlist,电路板B再导入该Netlist,此时电路板B存在一些未名的器件和已名的器件,因为导入Sub-drawing元件布局跟连线都跟原来的保持一致,但是去掉了电路板A中元件的网表信息的,而导入该Netlist则导入了网表信息,为了利用原来的元件布局,可用Swap->
Component命令来交换元件网表信息而保持原来的布局不变。
13.
元件封装中的机械安装孔MechanicalSymbol?
使用AllegroPCBDesignXL的Packagesymbol模板建立一个元件封装,对于有电气连接性的pin将其按照实际元件的引脚编号。
而对于机械安装孔的pin,将其pinnumber删除掉,表明它是一个非电气连接性的引脚,大多数指安装孔。
比如DB9、RJ45等接插件都具有两个(或者以上)的机械孔。
14.
MechanicalSymbol已经存在库中,但Place->
Manually在MechanicalSymbols里见不到?
在Placement里的AdvanceSettings选项卡中选中Library即可。
15.
ORCAD画原理图时,offpageconnector后加上页码的方法?
用ORCAD画原理图,很多ORCAD的SCH中,大多在offpageconnector加上一个页码。
方法很简单:
Tools->
annotate->
action->
addintersheetreference即可。
16.
布线时,添加到约束中的所有的通孔和盲孔都可以显示,但是所有埋孔都不能显示,不知道为什么。
比如,L1—L2,L1--L3,L1--L8(8层板)都可以显示,但是L2——L7,L3--L6都无法显示?
在pad制作时需要把microvia点上即可。
17.
AllegroRegion区域规则设置?
setup-constraints-constraintmanager或者快捷菜单中带cm标记的,Cmgr图标启动constraintsmanager图表窗体,在窗体中选择object-->
create-->
region,此后就在表中设置一下物理或者间距规则,只不过在设置通孔时可以双击弹出选择过孔窗体,非常方便。
最后设置完了点击OK,此后在allegropcb的菜单中shape下有利用Rectangular建立一个矩形,然后在option中的activeclass选择ConstraintRegion,subclass选择all.assgintoregion选择你刚刚在规则管理中建立的区域规则名称,如果没有说明你没有保存好,重新操作一遍以上的规则建立过程。
18.
与某个Symbol的引脚相连的Clins和Vias删除不了?
可能该Symbol为fix,Unfix该Symbol即可。
19.
Allegro使用Fanoutbypick功能时老是扇不出,而且停到一半卡死?
可能待扇出Symbol所在区域中存在Etch层的Shape,要删掉这些Shape才行。
20.
将某个网络设置成电源网络,并设置其电压、线宽等属性?
选中该Net,然后Edit->
Properties,按下图修改其属性即可。
或者也可以依次点击Tools->
SetupAdvisor->
Next->
IdentifyDCNets->
填入网络的Voltage即可。
21.
为什么器件bound相互重叠了,也不显示DRC错误呢?
是不是哪里设置要打开以下?
3u#n/O$F1d3@#l.|答:
有两种,一个是pin到pin的距离约束,主要是防止短路,需要在constrain中设置smdpin到smdpin的距离,然后在setup——constrain——modes中的spacingmodes中勾选smdpintosmdpin。
另外一个是检查两个器件是否重叠,需要用到placeboundtop/bottom,至于是顶层还是底层,要更具你的器件而定,这个规则只要是两个器件的placebound层相互重叠就会报警,同样需要打开检查开关,在setup——constrain——modes中的designmodes(package)中勾选packagetopackage为on(其中on为实时监测,只要触犯规则就报警,batch为只有点击updatedrc才监测报警,off是不监测,违反规则不报警)。
当然,Color/Visibility中Stack-UP中相应层中的DRC显示也要开启。
22.
拖动时为什么不显示鼠线?
移动铺铜或元件时,原来与之相连的过孔和线都消失了,怎么解决?
Move时要选中RipupEtch。
选中RipupEtch时将去掉跟该Symbol引脚相连的Clines,同时显示Rats,选中StretchEtch时用Clines代替Rats,而什么都不选时则保留Clines同时显示Rats。
所以移动铺铜或元件为保留原来的过孔和线,则不能选中RipupEtch。
另外:
定制Allegro环境
Find(选取)
DesignObjectFindFilter选项:
Groups(将1个或多个元件设定为同一组群)
Comps(带有元件序号的Allegro元件)
Symbols(所有电路板中的Allegro元件)
Functions(一组元件中的一个元件)
Nets(一条导线)
Pins(元件的管脚)
Vias(过孔或贯穿孔)
Clines(具有电气特性的线段:
导线到导线;
导线到过孔;
过孔到过孔)
Lines(具有电气特性的线段:
如元件外框)
Shapes(任意多边形)
Voids(任意多边形的挖空部分)
ClineSegs(在clines中一条没有拐弯的导线)
OtherSegs(在line中一条没有拐弯的导线)
Figures(图形符号)
DRCerrors(违反设计规则的位置及相关信息)
Text(文字)
Ratsnets(飞线)
RatTs(T型飞线)
文件类型:
.brd(普通的电路板文件)
.dra(Symbols或Pad的可编辑保存文件)
.pad(Padstack文件,在做symbol时可以直接调用)
.psm(Library文件,保存一般元件)
.osm(Library文件,保存由图框及图文件说明组成的元件)
.bsm(Library文件,保存由板外框及螺丝孔组成的元件)
.fsm(Library文件,保存特殊图形元件,仅用于建立Padstack的ThermalRelief)
.ssm(Library文件,保存特殊外形元件,仅用于建立特殊外形的Padstack)
.mdd(Library文件,保存moduledefinition)
.tap(输出的包含NCdrill数据的文件)
.scr(Script和macro文件)
.art(输出底片文件)
.log(输出的一些临时信息文件)
.color(view层面切换文件)
.jrl(记录操作Allegro的事件的文件)
设定DrawingSize(setup\Drawingsize....)
设定DrawingOptions(setup\Drawingoption....)
status:
on-lineDRC(随时执行DRC)
Defaultsymbolheight
Display:
EnhancedDisplayMode:
Displaydrillholes:
显示钻孔的实际大小
Filledpads:
将via和pin由中空改为填满
Clineendcaps:
导线拐弯处的平滑
Thermalpads:
显示NegativeLayer的pin/via的散热十字孔
设定TextSize(setup\TextSize....)
设定格子(setup\grids...)
Gridson:
显示格子
Non-Etch:
非走线层
AllEtch:
走线层
Top:
顶层
Bottom:
底层
设定Subclasses选项(setup\subclasses...)
添加\删除Layer
NewSubclass..
设定B/Bvia(setup\Vias\DefineB/Bvia...)
Ripupetch:
移动时显示飞线
Stretchetch:
移动时不显示飞线
信号线的基本操作:
更改信号线的宽度(Edit\Change\Find\Clines)option\linewidth
删除信号线(Edit\Delete)
改变信号线的拐角(Edit\Vertex)
删除信号线的拐角(Edit\DeleteVertex)
23.
如何修改某个Shape或Polygon的网络属性以及边界?
Shape->
SelectShapeorvoid->
单击选中该Shape->
在右边Option栏Assignnetname中将DummyNet修改成自己想要的网络,当鼠标光标停留在边界时可以拖动光标修改边界。
24.
如何只删除某一层里的东西?
答:
很简单,Display->
单独显示要想删除的那一层,OK后删除即可。
25.
如何替换某个过孔?
如何不在布线状态下快速添加过孔?
PadStack->
Replace,然后必须选上Singleviareplacemode,最后选上要想替换的过孔即可;
利用copy来快速添加大量过孔即可。
26.
如何在allegro中取消Thermalrelief花焊盘(十字焊盘)
setup->
designparameter->
shape->
editglobaldynamicshapeparameters->
Thermalreliefconnects->
Thrupins,Smdpins->
fullcontact
27.
在等长走线时,如何更改target目标线?
绕等长有两种:
一种是设在一定范围内绕没有基准,就是说在一组BUS里必须绕到这个范围内才会变绿,这个我一般不用,因为BUS里少绕一根不到这个范围就不会变绿。
另一种就是设在一定范围内有基准的,也许就是你表达的这种,ElectricalConstraintSet-->Net-->Routing-->RelativePropagation-->relativeDelay-->Delta:
Tolerance下你想设做基准的Net,点鼠标右键,在下拉菜单选择setastarget。
28.
如何分割电源层?
使用AntiEtch来分割平面
使用Add->
line命令,并且设置ActiveClass为AntiEtch,设置好线宽,并且在外框画好RoutKeepin,然后在已经建立Shape的平面上,画出想要分隔的范围,再用Edit->
SplitPlane->
Create。
29.
画了line型线,如何修改?
Vertex(顶点)命令来修改。
30.
通孔式焊盘做得比较大,且排列的较密集,怕连锡怎么办?
焊盘间画丝印做隔离。
31.
allegro对齐的问题
1.首先右键applicationmode切换到模式placementedit;
2.框选需要对齐的元件;
3.关键的一步,在你要对齐的基准元件上右键,选择aligncomponents;
OK
4.allegro只能实现这个中心点对齐,至于更高级的要使用skill了
32.
修改了元器件封装,如何更新到PCB?
Place->
UpdateSymbols->
PackageSymbols->
找到该封装->
点击Refresh即可。
33.
Allegro如何添加机械孔?
孔径为NPTH(NonePlatedThroughHole),焊盘为NULL,THERMALRELIEF和ANTIPAD需比孔径大20MIL左右.然后把它当做via来用就可以了,当然也可以做成Symbol来添加。
34.
画封装时如何将元件参考点设在中间?
画好封装后,Setup->
designerparameters->
MoveOrign即可。
35.
在Allegro中如何更改字体和大小(丝印,位号等)
配置字体:
allegro15.2:
setup->
textsizes
textblk:
字体编号
photowidth:
配置线宽
width,height:
配置字体大小
改变字体大小:
edit->
change,然后在右边控制面板findtab里只选text(只改变字体)
然后在右边控制面板optionstab里linewidth添线的宽度和textblock里选字体的大小。
最后选你准备改变的TEXT。
框住要修改的所有TEXT可以批量修改
allegro16.0:
setup->
design->
parameter->
text->
setuptextsize
class->
refdes->
newsubclass->
silkscreen_top
最后选你准备改变的TEXT,框住要修改的所有TEXT可以批量修改,
注意:
如果修改顶层丝印要先关掉底部丝印层,silkscreen_bottom和display_bottom
--------------------------------------------------------------------
在建封装的时候可以设定
36.
Allegro静态铺铜时,当用ShapevoidElement来手动避让时,有些区域明明很宽但老是进不去以致导致出现孤岛?
在用ShapeVoidElement命令时,选中Shape,右键Parameter,VoidControls->
CreatPinvoids,将In-Line改为Individually即可。
37.
重叠元件,如何切换选中它们?
选中该最上面元件,按Tab逐层切换选中。
38.
画封装的时候,明明已经在某些层上有定义,如RoutKeepout等,但是调用元件到板上却老是找不到该层?
可能有两个原因:
1、PCB板上没显示该层;
2、画封装的时候,如Top层定义成“Top_Cond”,但PCB上却定义成“TOP”,所以显示不出来。
39.
动态铺铜时,UpdatetoSmooth但还是存在Outofdateshapes,什么原因?
可能存在一些dummynet的shapes,可以通过在Report里运行Shapedynamicstate来找到这些shapes,又因为dummynet的shapes可能不会就这样显示出来,可以stack-up里boundary那栏打开,用shapeselect来选中它来删除。
40.
PackageGeometry里的Silkscreen画的是封装的外框,ComponentGeometry里的Silkscreen是器件的编号文本如R1等。
41.
Place_Bound_Top
Usedtoensureyoudon’tplacecomponentsontopofeachwithoutgettingaDRC.
Thisboundarynormallydefinesthecomponentareawhichmayormaynotincludepinsofsurfacemountdevices.ThisboundarycanalsobeassignedacomponenthightobeverifiedattheboardlevelandcheckedtothePackage_Keepout_Topboundariesoranyotherspecialcomponentclearances.
Ifthisboundarydoesnotex
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