数字钟的设计文档格式.docx
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日期:
2012年12月25日
摘要
数字钟实际上是一个对标准频率(1Hz)进行计数的计数电路。
振荡器产生的时钟信号经过分频器形成秒脉冲信号,秒脉冲信号输入计数器进行计数,并把累计结果以“时”、“分”、“秒”的数字显示出来。
秒计数器电路计满60后触发分计数器电路,分计数器电路计满60后触发时计数器电路,当计满24小时后又开始下一轮的循环计数。
一般由振荡器、分频器、计数器、译码器、数码显示器等几部分组成。
数字电子钟的组成和工作原理
1数字钟的构成
数字钟一般由振荡器、分频器、计数器、译码器、显示器、较时电路、报时电路等部分组成,这些都是数字电路中应用最广的基本电路
2原理分析
由于计数的起始时间不可能与标准时间(如北京时间)一致,故需要在电路上加一个校时电路可以对分和时进行校时。
另外,计时过程要具有报时功能,当时间到达整点前10秒开始,蜂鸣器1秒响1秒停地响5次。
3数字点钟的基本逻辑功能框图
数字钟的基本逻辑框图
数字钟的电路设计
下面将介绍设计电路具体方案。
其中包括电源电路的设计、秒信号发生器的设计、时间计数电路的设计、译码驱动显示电路的设计、正点报时电路的设计、校时电路的设计几个部分。
1电源电路的设计
用一个变压器把220V的家用交流电压变为9V的小电压。
利用二极管单向导通的原理,用四个二极管构成一个桥堆,对交流电进行半波整形,再经过一个电容对其整形,变成供这个近似直流的电压,但由于还有许多文波,再用一个W7805稳压管变成5V的稳定直流电压,供这个电路的使用。
电源电路
2秒信号发生器的设计
方案一555构成的多谐振荡器
电容C1放电时间为:
t1=R2*C1*ln2,充电时间为:
t2=(R1+R2)*CI*ln2,则其振荡频率为f=1/(t1+t2)。
选择适当的R1、R2、C1值可使f=1HZ。
555构成的多谐振荡器
方案二晶体振荡分频电路石英晶体振荡电路
1.采用频率fs=32768Hz的石英晶体。
D1、D2是反相器,D1用于振荡,D2用于缓冲整形。
Rf为反馈电阻(10~100MΩ),反馈电阻的作用是为CMOS反相器提供偏置,使其工作在放大状态。
C1是频率微调电容,改变C1可对振荡器频率作微量调整,C1一般取5~35pF。
C2是温度特性校正用的电容,一般取20~405pF,电容C1、C2与晶体共同构成Ⅱ型网络,完成对振荡器频率的控制,并提供必要的1800相移。
最后输出fs=32768Hz
石英晶体振荡电路
2.多级分频电路
将32768Hz脉冲信号输入到CD4060(内部结构如图4-4)组成的脉冲振荡的14位二进制计数器,所以从最后一级Q14输出的脉冲信号频率为:
32768/214=32768/16384=2Hz如图6。
再经过二次分频,得到1Hz的标准信号脉冲,即秒脉冲.
CD4060内部结构
脉冲分频电路
秒信号原理图
两个方案的比较
1.采用555多谐振荡器
优点:
555内部的比较器灵敏度较高,而且采用差分电路形式,它的振荡频率受电源电压和温度变化的影响很小。
缺点:
要精确输出1Hz脉冲,对电容和电阻的数值精度要求很高,所以输出脉冲既不够准确也不够稳定。
2.采用晶体振荡分频电路
由石英晶体的阻抗频率响应可知,它的选频特非常好,有一个极为稳定的串联谐振频率fs,且等效品质因数Q很高。
只有频率为fs的信号最容易通过,且其他频率的信号均会被晶体所衰减。
3.比较结果
振荡器是数字钟的核心,振荡器的稳定度及频率的精确度决定了数字钟计时的准确程度。
为了达到设计要求,获取更高的计时精度,选用晶体振荡器构成振荡器电路。
一般来说,振荡器的频率越高,计时精度越高。
晶体振荡及分频电路
时间计数电路的设计
秒信号经秒计数器、分计数器、时计数器之后,分别得到“秒”个位、十位、“分”个位、十位以及“时”个位、十位的计时输出信号,然后送至译码显示电路,以便实现用数字显示时、分、秒的要求。
“秒”和“分”计数器应为六十进制,而“时”计数器应为二十四进制。
采用10进制计数器74LS90来实现时间计数单元的计数功能,其为双2-5-10异步计数器,并且每一计数器均有异步清零端(高电平有效)。
1“分”、“秒”六十进制计数器
选用两块74SL290采用异步清零的方法完成60进制。
以“秒”计数为例:
计秒时,将秒个位计数单元的QA与CPB(下降沿有效)相连,将74SL290连接成10进制计数器,CPA(下降沿有效)与1HZ秒输入信号相连,QD可作为向上的进位信号与十位计数单元的CPA相连。
秒十位计数单元为6进制计数器,需要进制转换。
将10进制计数器转换为6(0110)进制计数器,当十位计数器计到QDQCQBQA为0110时,同时对秒的个位和十位进行清0,另外QC可作为向上的进位信号与分个位的计数单元的CPA相连。
六十进制计数器
2二十四进制计数器
同样可以选用两块74SL290采用异步清零的方法完成24进制计数
二十四进制计数器
4译码显示电路
译码显示电路是将计数器输出的8421BCD码译成数码管显示所需要的高低电平,我们采用阴极七段数码管,引脚如图。
其则译码电路就应选接与它配套的共阴极七段数码驱动器。
译码显示电路可采用CD4511BC-7段译码驱动器,其芯片引脚如图。
译码器A、B、C、D与十进制计数器的四个输出端相连接,a、b、c、d、e、f、g即为驱动七段数码显示器的信号。
根据A、B、C、D所得的计数信号,数码管显示的相对应的字型。
阴极七段数码管
芯片CD4511BC-7段译码驱动器引脚
译码显示电路
5正点报时电路的设计
要求当时间到达整点前10秒开始,蜂鸣器1秒响1秒停地响5次。
即当时间达到xx时59分50秒时蜂鸣器开始响第一次,并持续一秒钟,然后停鸣一秒,这样响五次。
在59分50秒到59分59秒之间,只有秒的个位计数,分的十位QDQCQBQA输出0101,个位QDQCQBQA输出1001,秒的十位QDQCQBQA输出0101均不变,而秒的个位QA计数过程中输出在0和1之间转。
所以可以利用与非门的相与功能,把分十位的QC、QA,分个位的QD、QA,秒十位的QC、QA和秒个位的QA相“与非”作为控制信号控制与非门的开断,从而控制蜂鸣器的响和停。
整点报时电路
6校时电路的设计
时钟出现误差时,需校准。
校对时间总是在标准时间到来之前进行,分四个步骤:
首先把小时计数器置到所需的数字;
然后再将分计数器置到所需数字;
在此同时或之后,将秒计数器在零时停计数,处于等待启动;
当选定的标准时刻到达的瞬间,按起动按钮,电路则从所预置时间开始计数。
由此可知,校时电路应具有预置小时,预置分、等待启动、计时四个阶段,因此,我们设计的校时电路,方便、可靠地实现这四个阶段所要求的功能。
数字电子钟的计数校正电路5数字电子钟的计数校正电路
收获、体会和建议
收获与体会:
1、加强我们对电子器件的了解。
提高了我们使用电脑对电路进行仿真的能力。
2、做到理论联系实际。
刚刚学过了数电这门课程,还没完全弄懂某些元器件的原理和用途,而此次课程设计恰恰提供了一个好机会,让我们从实践中加深了对所学知识的理解。
建议:
总的来说这次课程设计一切都安排得很合理,唯独时间跟考试的排期冲突,以至考试跟课程设计两头都很难兼顾。
希望以后课程设计的时间安排得更合理。
参考文献
1、数字电子技术基础,阎石,主编
2、数字电路实验与课程设计施云编著哈尔滨工程大学
3、电子线路实验-数字电路实验沈小丰主编清华大学出版社
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