FPGA状态机学习笔记verilogWord下载.docx

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A,B,C,D,E,Multi,Contig,Single

）;

inputClock;

inputReset;

inputA,B,C,D,E;

outputMulti,Contig,Single;

regMulti;

regContig;

regSingle;

parameter[6:

0]

S1=7'

b0000001,

S2=7'

b0000010,

S3=7'

b0000100,

S4=7'

b0001000,

S5=7'

b0010000,

S6=7'

b0100000,

S7=7'

b1000000;

parameterU_DLY=1;

reg[6:

0]curr_st;

0]next_st;

always@（posedgeClockorposedgeReset）

begin

if（!

Reset）

curr_st=S1;

else

curr_st=#U_DLYnext_st;

end

always@（curr_storAorBorCorDorE）

case（curr_st）

S1:

begin

Multi=1'

b0;

Contig=1'

Single=1'

if（A&

~B&

C）

next_st=S2;

elseif（A&

B&

~C）

next_st=S4;

else

next_st=S1;

end

S2:

b1;

if（!

D）

next_st=S3;

else

next_st=S4;

S3:

if（A|D）

next_st=S3;

S4:

next_st=S5;

S5:

next_st=S6;

S6:

E）

next_st=S7;

S7:

if（E）

next_st=S1;

next_st=S7;

default:

next_st=S1;

endcase

end

endmodule

Modelsim仿真激励文件程序如下:

`timescale1ns/1ps

modulefsm_vlg_tst（）;

//constants

//generalpurposeregisters

regeachvec;

//testvectorinputregisters

regA;

regB;

regC;

regClock;

regD;

regE;

regReset;

//wires

wireContig;

wireMulti;

wireSingle;

//assignstatements（ifany）

fsmi1（

//portmap-connectionbetweenmasterportsandsignals/registers

.A（A）,

.B（B）,

.C（C）,

.Clock（Clock）,

.Contig（Contig）,

.D（D）,

.E（E）,

.Multi（Multi）,

.Reset（Reset）,

.Single（Single）

）;

initial

begin

Clock=0;

forever#10

Clock=~Clock;

end

initial

Reset=0;

#100

Reset=1;

end

initial

begin

//{A,B,C,D,E}=5'

b10101;

//#10

//{A,B,C,D,E}=5'

b11000;

{A,B,C,D,E}=5'

b10111;

//A=1;

//B=0;

//C=1;

#100

D=0;

#50

//{A,B,C,D,E}=5'

A=1;

D=1;

b11011;

B=1;

C=0;

b11010;

E=0;

E=1;

endmodule

注：

initial块中语句是顺序执行的，因此在需要延时的时候，按相对时间延时。

运行仿真图如下:

Gray码源程序如下：

parameter[2:

b001,

b010,

b011,

b100,

b101,

b110,

b111;

reg[2:

激励文件仿真图均如上述独热码所述。

设计可综合状态机的指导原则

（1）、独热码

因为大多说FPGA内部的触发器数目相当多，又加上独热码状态机的译码逻辑比较简单，所以在设计采用FPGA实现的状态机时，往往采用独热码状态机。

（2）case语句

采用case语句设计状态机时，不要忘记写上case语句的最后一个分支default，并将状态变量设为’bx。

这就等于告知综合器，case语句已经指定了所有的状态。

这样综合器就可以删除不需要的译码电路，使生成的电路简洁，并与设计要求一致。

如果还有多余的状态，应将缺省状态设置为某一确定的有效状态，因为这样做能使状态机若偶然进入多余状态仍能在下一时钟跳变沿时返回正常工作状态，否则会引起死锁。

（3）复位

状态机应该有一个异步或者同步复位端，以便在通电时将硬件电路复位到有效状态，也可以在操作中将硬件电路复位（大多说FPGA结构都允许使用异步复位端）。

（4）惟一触发

目前大多说综合器往往不支持在一个always块中由多个事件触发的状态机（即隐含状态）。

因此为了能综合出有效电路，由VerilogHDL描述的状态机应明确地由惟一时钟触发。

（5）异步状态机

异步状态机是没有确定时钟的状态机，它的状态转移不是由惟一的时钟跳变沿触发。

目前大多数综合器不能综合采用VerilogHDL描述的异步状态机。

如果一定要设计异步状态机，建议采用电路图输入方法。

（6）状态赋值

VerilogHDL中，状态必须明确赋值，通常使用参数parameter或宏定义define语句加上赋值语句来实现。

使用参数parameter语句赋状态值如下：

parameterstate1=2’b01,state2=2’b10,state3=2’b00;

使用宏定义define语句赋状态值如下：

‘definestate12’b01（后面不需要分号）

‘definestate22’b10