实验六 BCD七段显示译码器的设计Word下载.docx

实验六 BCD七段显示译码器的设计Word下载.docx

《实验六 BCD七段显示译码器的设计Word下载.docx》由会员分享，可在线阅读，更多相关《实验六 BCD七段显示译码器的设计Word下载.docx（13页珍藏版）》请在冰豆网上搜索。

A3

A2

A1

A0

Ya

Yb

Yc

Yd

Ye

Yf

Yg

字形

1

2

3

00

4

5

6

7

8

9

10

A

11

B

12

C

13

D

14

E

15

F

三.实验内容

用VHDL语言设计BCD七段显示译码器，进行编译、波形仿真及器件编程，并自行用VHDL语言设计3线-8线译码器。

四．源程序清单

libraryieee;

useieee.std_logic_1164.all;

entitygaoqianyiis

port（a:

instd_logic_vector（3downto0）;

y:

outstd_logic_vector（6downto0））;

endgaoqianyi;

architecturezhangofgaoqianyiis

begin

process（a）

begin

caseais

when"

0000"

=>

y<

="

0111111"

;

--0的BCD七段码

0001"

0000110"

--1的BCD七段码

0010"

1011011"

--2的BCD七段码

0011"

1001111"

--3的BCD七段码

when"

0100"

1100110"

--4的BCD七段码

0101"

1101101"

--5的BCD七段码

0110"

1111101"

--6的BCD七段码

0111"

0100111"

--7的BCD七段码

1000"

1111111"

--8的BCD七段码

1001"

1101111"

--9的BCD七段码

1010"

1110111"

--A的BCD七段码

1011"

1111100"

--B的BCD七段码

1100"

0111001"

--C的BCD七段码

1101"

1011110"

--D的BCD七段码

1110"

1111001"

--E的BCD七段码

whenothers=>

1110001"

--F的BCD七段码

endcase;

endprocess;

endzhang;

附加：

3线-8线译码器

表2-43线-8线译码器真值表

S1

S2+S3

Y7

Y6

Y5

Y4

Y3

Y2

Y1

Y0

X

不带使能端

entitygaoqianyi11is

instd_logic_vector（2downto0）;

outstd_logic_vector（7downto0））;

endgaoqianyi11;

architecturezhangofgaoqianyi11is

withaselect

y<

11111110"

when"

000"

"

11111101"

001"

11111011"

010"

11110111"

011"

11101111"

100"

11011111"

101"

10111111"

110"

01111111"

111"

11111111"

whenothers;

带使能端

libraryIEEE;

useIEEE.std_logic_1164.all;

entitygaoqianyi111is

port（

A:

instd_logic_vector（2downto0）;

S1,S2,S3:

instd_logic;

Y:

outstd_logic_vector（7downto0）

）;

endentity;

architecturegaoqianyi111_archofgaoqianyi111is

signals:

std_logic_vector（2downto0）;

S<

=S1&

S2&

S3;

process（A,S）

Y<

=（others=>

'

1'

）;

ifS="

then

caseAis

when"

=>

="

whenothers=>

NULL;

endcase;

endif;

endprocess;

endarchitecture;

五．实验总结

我学会了利用VHDL语言设计BCD七段显示译码器的方法和自己编写类似的程序。