EDA课设定时器Word格式.docx

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以秒速度递增至预定时间，以秒速度递减至零。

三、进度安排：

课程设计时间为10天（2周）

1、调研、查资料1天。

2、总体方案设计2天。

3、代码设计与调试5天。

4、撰写报告1天。

5、验收1天。

数码管

指导教师：

2015年月日

专业负责

学院教学副院长：

1概述..............................................................11.1设计背景和意义..............................................11.2设计任务....................................................11.3设计要求....................................................12原理设计及层次划分................................................1

2.1工作原理....................................................12.2层次划分....................................................23软件设计..........................................................2

3.1控制计数模块模块代码设计....................................23.2报警器模块代码设计..........................................43.3译码器模块代码设计..........................................53.4定时器原件例化模块代码设计..................................54仿真及测试........................................................6

4.1控制计数模块仿真............................................64.2报警器模块仿真..............................................84.3译码器模块代码仿真..........................................94.4定时器原件例化模块代码仿真.................................105总结.............................................................116参考文献.........................................................11

1

1概述

1.1设计背景和意义

EDA技术是指以计算机为工作平台，融合了应用电子技术、计算机技术、信息处理及智能化技术的最新成果，进行电子产品的自动设计。

利用EDA工具，电子设计师可以从概念、算法、协议等开始设计电子系统，大量工作可以通过计算机完成，并可以将电子产品从电路设计、性能分析到设计出IC版图或PCB版图的整个过程的计算机上自动处理完成。

EDA技术是以计算机为工具，设计者在EDA软件平台上，用硬件描述语言VHDL完成设计文件，然后由计算机自动地完成逻辑编译、化简、分割、综合、优化、布局、布线和仿真，直至对于特定目标芯片的适配编译、逻辑映射和编程下载等工作。

EDA技术的出现，极大地提高了电路设计的效率和可操作性，减轻了设计者的劳动强度。

1.2设计任务

1.3设计要求

具有整体清零（reset）功能，定时99分钟。

以秒速度递增至99分钟停止，启动报警（cout）5秒钟。

具有置位（cn）控制，即cn高电平时，clk脉冲上升沿到来，计数加一；

cn低电平时，置位结束，进入倒计时阶段，以秒速度使输出计数减一至零结束，并同时报警（cout）5秒钟。

时钟信号提供秒信号（1HZ）；

四位数码管静态显示,高位high（3downto0）显示分,低位low（3downto0）显示秒

2原理设计及层次划分

2.1工作原理

1.系统设计方案

2

通过记数器控制中心输入秒信号，并输出两个四位的BCD码，可分别来表示各位与十位，也可整体复位清零。

通过该记数器实现以秒速度递增至清零，该记数器以秒的速度递增至99来实现置位，而以秒的速度递减至零以实现定时功能。

当以秒速度递增至99分钟停止，启动报警（cout）5秒钟。

cn低电平时，置位结束，进入倒计时阶段，以秒速度使输出计数减一至零结束时也同时报警（cout）5秒钟。

通过二选一选择器对个位和十位进行扫描输出，并将输出送到译码器，通过译码器对输入的四位BCD码进行七段码编译，然后输出到数码管。

2.2层次划分

2.2.1控制计数模块

Aaa控制计数模块，是该定时器的核心部分.res为复位端，用来清零，采用异步复位方式；

cn用于置位，高电平有效。

cout端将在定时结束时产生高电平。

Low和high为四位BCD码输出端口，可用于显示。

当cn有效时，clk脉冲上升沿到来，计数加1；

当cn为低电平时，置位结束，进入计时阶段，每1个时钟周期发出一个脉冲，使输出记数减1，直到记时结束，令cout位为高电平为止。

2.2.2报警器模块

主要功能是计数器以秒速度递增至99分钟停止时启动报警（cout）5秒钟。

倒计时阶段，计时器以秒速度使输出计数减一至零结束时也同时报警（cout）5秒钟。

当始终把脉冲clk上升沿到来时count开始计数，同时speak置高电平开始报警，当计数达到5s后speak置0，停止报警。

它的操作源程序如下：

2.2.3译码器模块

译码器yima是对四位BCD码进行七段码译码，其输出p0～p6分别接数码管各段进行显示输出。

2.2.4定时器原件例化模块

3软件设计

3.1控制计数模块代码设计

Aaa控制计数模块，是该定时器的核心部分.res为复位端，用来清零，采用异步复位方式；

Low和high为四控制计时部分

报警器时钟信号a

3位BCD码输出端口，可用于显示。

该模块的源程序如下：

libraryieee;

useieee.std_logic_1164.all;

useieee.std_logic_unsigned.all;

entityjsqis

port（cn,res,clk:

instd_logic;

cout:

outstd_logic;

flow,fhigh,mlow,mhigh:

outstd_logic_vector（3downto0））;

endjsq;

architectureartofjsqis

signalfdisplow,fdisphigh,mdisplow,mdisphigh:

std_logic_vector（3downto0）;

--定义信号分别表示分钟和秒钟的十位和个位

begin

process（clk,cn,res）begin

if（res='

1'

）thenmdisplow<

=0000;

mdisphigh<

fdisplow<

fdisphigh<

cout<

='

0'

;

--res高电平执行复位

elsif（clk'

eventandclk='

）thenifcn='

then

ifmdisplow<

9then

mdisplow<

=mdisplow+1;

--秒钟个位数小于9时执行计数加1cout<

elsifmdisplow=1001andmdisphigh<

5thenmdisplow<

=mdisphigh+1;

--秒钟十位进位加1elsifmdisphigh=0101andfdisplow<

9thenmdisplow<

=fdisplow+1;

--满59秒后分钟个位加1elsiffdisplow=1001andfdisphigh<

=fdisphigh+1;

--满9分59秒后分钟十位加1elsiffdisplow=1000andfdisphigh=1001thenmdisplow<

=1001;

--计时至99分停止

4elsiffdisplow=1001andfdisphigh=1001thencout<

--计时停止cout变为高电平

endif;

elsifcn='

then--cn为0进入倒计时

ifmdisplow>

0then

=mdisplow-1;

--秒钟减1cout<

elsifmdisplow=0000andmdisphigh>

0thenmdisplow<

=mdisphigh-1;

--个位0时十位减1

elsifmdisphigh=0000andfdisplow>

=0101;

=fdisplow-1;

--分减1

elsiffdisplow=0000andfdisphigh>

=fdisphigh-1;

--分减10

elsiffdisphigh=0000andfdisplow=0000andmdisphigh=0000andmdisplow=0000then

cout<

--倒计时结束cout变为高电平

endprocess;

mhigh<

=mdisphigh;

mlow<

=mdisplow;

fhigh<

=fdisphigh;

flow<

=fdisplow;

endart；

3.2报警器模块代码设计

entitycou5is

port（clk,reset,en:

speak:

outstd_logic）;

endcou5;

5architecturebehaviorofcou5is

signalcount:

std_logic_vector（2downto0）;

--定义计数信号

process（reset,clk）begin

ifreset='

oren='

thencount（2downto0）<

=000;

speak<

--有复位信号或始能端低电平时输出0else

if（clk'

）thencount<

=count+1;

--有时钟上升沿计数加1，报警信号speak高电平

ifcount>

5then

--5秒之后停止报警speak为0endif;

endbehavior;

3.3译码器模块代码设计

译码器yima是对四位BCD码进行七段码译码，其输出p0～p6分别接数码管各段进行显示输出，它的操作源程序如下：

entityyimais

port（a:

instd_logic_vector（3downto0）;

p:

outstd_logic_vector（6downto0））;

endyima;

architecturearcofyimaisbegin

process（a）begincaseais

when0000=>

p<

=0111111;

when0001=>

=0000110;

when0010=>

=1011011;

when0011=>

=1001111;

when0100=>

=1100110;

when0101=>

=1101101;

when0110=>

=1111101;

when0111=>

=0000111;

when1000=>

=1111111;

when1001=>

=1101111;

--七段译码器显示0—9

6whenothers=>

=0000000;

endcase;

endprocess;

endarc;

3.4定时器原件例化模块代码设计

entityyjlhis

port（sen,resa,clka,resb:

instd_logic;

myimal:

outstd_logic_vector（6downto0）;

--秒钟个位译码输出

myimah:

--秒钟十位译码输出

fyimal:

--分钟个位译码输出

fyimah:

--分钟十位译码输出

baoj:

outstd_logic）;

endentityyjlh;

architectureartofyjlhis

componentjsqis

endcomponentjsq;

--jsq控制模块

componentyimais

endcomponentyima;

--译码模块

componentcou5is

endcomponentcou5;

--报警模块

signals1,s2,s3,s4:

signals5:

std_logic;

begin

u1:

jsqportmap（sen,resa,clka,s5,s1,s2,s3,s4）;

u2:

yimaportmap（s1,fyimal）;

u3:

yimaportmap（s2,fyimah）;

u4:

yimaportmap（s3,myimal）;

u5:

yimaportmap（s4,myimah）;

7u6:

cou5portmap（clka,resb,s5,baoj）;

--各模块通过位置关联

endarchitectureart;

4仿真及测试

4.1控制计数模块仿真

该计数器生成的原件如下图所示：

图一计数器原件生成图

计数器波形仿真图如下图所示：

图二计数器波形仿真

8

4.2报警器模块仿真

该报警器生成的原件图如下：

图三报警器原件生成图

该报警器波形仿真图如下：

图四报警器波形仿真

9

4.3译码器模块仿真

该译码器原件生成图如下：

图五译码器原件生成图

该译码器波形仿真图如下：

图六译码器波形仿真

译码器yima是对四位BCD码进行七段码译码，其输出p0～p6分别接数码管各段进行显示输出。

10

4.4定时器原件例化模块仿真

定时器原件例化后生成的原件图如下：

图七定时器原件生成图

3.定时器原件例化后波形仿真图如下：

图八定时器原件例化后波形仿真

11

5总结

在这次课程设计中，基本完成了99分钟定时器的设计，实现了其所有功能。

但是在此过程中，遇到了很多困难，如编写程序过程中出现错误语句，或者编写的语句不能完成预期的功能等。

但经过反复修改与调试，程序没有了错误，尽管如此，该程序也未能编译成功，后来才发现只有把要编译的文件指成当前文件才可进行编译。

又如在设计原理图过程当中保存该文件时名字命名的问题，又有了新的认识，进一步掌握了VHDL的命名规则。

同时原理图设计必须要规范，连线必须要严谨，且每一个步骤和过程都必须要编译通过，才可逐步进行下一环节。

当然还有很多问题都出现在设计过程中，但是经过反复琢磨、推敲和老师的指导都完全解决了。

最终完成了99分钟定时器的设计。

通过这本的VHDL课程设计，既锻炼了我的动手能力，也让我加深了对课堂上所学到的理论知识的理解，这给我提供了一个在学习生活中很难得的理论联系实际的机会,让了深刻体验到在对于设计时遇到的不同问题时，首先应该理解问题关键所在，因为用语言编写程序需要仔细认真的态度，一点点错误漏洞将导致整个源程序无法编译运行，阻碍下一步工作完成进度

6参考文献

[[1]赵全利,秦春赋.EDA技术及应用教程[M].北京:

机械工业出版社,2009.[2]江国强.EDA技术与应用[M].北京:

电子工业出版社,2007.[3]黄仁欣.EDA技术实用教程[M].北京:

清华大学出版社,2006.

[4]王道宪.CPLD/FPGA可编程逻辑器件应用与开发[M].北京:

国防工业出版社,2004.[5]崔秀敏.EDA技术实验指导书[M].沈阳:

沈阳理工大学出版社,2013

[6]杨晓慧，杨永健.基于FPGA的EDA/SOPC技术与VHDL.北京：

国防工业出版社，2007,7.[7]王诚，吴继华等，ALTERAFPGA/CPLD设计（基础篇）.北京：

人民邮电出版社，2008,12