《数字电路设计实训》实验指导书Word格式文档下载.docx

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线接好后经实验指导教师检查无误方可通电实验。

实

4

5

7

6

V

验中改动接线需先断开电源，接好线后再通电实验。

1.测试门电路逻辑功能图1.1

（1）选用四输入与非门74LS20一只，插入面包板，按图1.1接线，输入端

接S1~S4（电平开关输出端口），输出端接电平显示发光二极管（D1~D8任意一个）。

（2）将电平开关按表1.1置位，分别测输出电压及逻辑状态。

表1.1

输入输出

1234Y电压（V）

HHHH

LHHH

LLHH

LLLH

LLLL

2.异或门逻辑功能测试。

=1

3

A

B

98

10

y

图1.2

（1）选二输入四异或门电路74LS86，按图1.2接线，输入端1、2、4、5

接电平开关，输出端A、B、Y接电平显示发光二极管。

（2）将电平开关按表1.2置位，将结果填入表中。

表1.2

输入

输出

ABYY电压（V）

HLLL

HHLL

HHHL

LHLH

3.逻辑电路的逻辑关系。

（1）用74LS00按图1.3、1.4接线，将输入输出逻辑关系分别填入表1.3、

表1.4中

表1.3

9

8

ABY

LL

LH

12

13

11

HL

HH

图1.3

表1.44

A&

Y

LH12

Z

11

HH图1.4

（2）写出上面两个电路逻辑逻辑表达式。

4.逻辑门传输延迟时间的测量。

用六反相器（非门）按图1.5接线，输入80Hz连续脉冲，用双踪示波器

测输入，输出相位差，计算每个门的平均传输延迟时间的tpd值。

112112112112112112

图1.5

5.利用与非门控制输出。

用一片74LS00按图1.6接线，S接任意电平开关，用示波器观察S对输

出脉冲的控制作用。

6.用与非门组成其他门电路并

S

Y

测试验证。

（1）组成或非门。

用一片二输入端四与非门组

成或非门S

2

YABAB

画出电路图，测试并填表1.5图1.6

表1.5

表1.6

00

00

01

01

10

10

1111

（2）组成异或门

（a）将异或门表达式转化为与非门表达式。

（b）画出逻辑电路图。

（c）测试并填表1.6.

五、实验报告

1.按各步骤要求填表并画逻辑图。

2.回答问题：

（1）怎样判断门电路逻辑功能是否正常？

（2）与非门一个输入接连续脉冲，其余端什么状态时允许脉冲通过？

什么

状态时禁止脉冲通过？

（3）异或门又称可控反向门，为什么？

实验二组合逻辑电路（半加器全加器及逻辑运算）

1.掌握组合逻辑电路的功能测试。

2.验证半加器和全加器的逻辑功能。

3.学会二进制数的运算规律。

器件

74LS00二输入端四与非门3片

74LS54四组输入与或非门1片

1.预习组合逻辑电路的分析方法。

2.预习用与非门和异或门构成的半加器、全加器的工作原理。

3.预习二进制数的运算。

实验1：

组合逻辑电路功能测试。

12&

G3

G1

G6

Y1

4&

B1

G4

G2

C

G5

G7

Y2

图2.1

（1）用2片74LS00组成图2.1所示逻辑电路。

为便于接线和检查，在图

中要注明芯片编号及各引脚对应的编号。

（2）图中A、B、C接电平开关，Y1、Y2接发光管电平显示。

（3）按表2.1要求，改变A、B、C的状态填表并写出Y1、Y2逻辑表达式。

（4）将运算结果与实验比较。

表2.1

ABCY1Y2

000

001

011

111

110

100

101

010

实验2：

基于一个74LS86芯片和一个74LS00芯片的半加器设计

测试用异或门（74LS86）和与非门组成的半加器的逻辑功能。

根据半加器的逻辑

表达式可知，半加器Y是A、B的异或，而进位Z是A、B相与，故半加器可用一

个集成异或门和二个与非门组成如图2.2。

图2.2半加器的逻辑电路

（1）在学习机上用异或门和与门接成以上电路。

A、B接电平开关S。

Y、Z

接电平显示。

（2）按表2.2要求改变A、B状态，填表。

表2.2

A0101输入端

B0011

Y输出端

Z

实验3：

基于三个74LS00芯片的全加器设计

测试全加器的逻辑功能

（1）写出图2.3电路的逻辑表达式。

（2）根据逻辑表达式列真值表。

（3）根据真值表画逻辑函数SiCt的卡诺图。

图2.3

Bi、Ci-1Bi、Ci-1

Ai00011110Ai00011110

0

1

Si=Ci=

（4）填写表2.3各点状态

表2.3

AiBiCi-1YZX1X2X3SiCi

（5）按原理图选择与非门并连接进行测试，将测试结果记入表2.4，并与上

表进行比较看逻辑功能是否一致。

4.测试用异或、与或和非门组成的全加器的逻辑功能。

全加器可以用两个半加器和两个与门一个或门组成，在实验中，常用一

块双异或门、一个与或非门和一个与非门实现。

（1）画出用异或门、与或非门和非门实现全加器的逻辑电路图，写出逻

辑表达式。

（2）找出异或门、与或非门和与门器件按自己画出的图接线。

接线时注

意与或非门中不用的与门输入端接地。

（3）当输入端Ai、Bi、及Ci-1为下列情况时，用万用表测量Si和Ci的电

位并将其转为逻辑状态填入下表。

表2.4

AiBiCi-1SiCi

Ai00001111

输入端

Bi00110011

Ci-101010101

输出端

Si

Ci

1.整理实验数据、图表并对实验结果进行分析讨论。

2.总结组合逻辑电路的分析方法。

实验三触发器

（一）R—S，D，J—K

1.熟悉并掌握R—S、D、J—K触发器的构成，工作原理和功能测试方法。

2.学会正确使用触发器集成芯片。

3.了解不同逻辑功能FF相互转换的方法。

2.器件74LS00二输入端四与非门1片

74LS74双D触发器1片

74LS112双J—K触发器1片

三、实验内容

1.基本R—SFF功能测试：

两个TTL与非门首尾相接构成的基本R—SFF的电路如图3.1所示。

（1）试按下面的顺序在

S、Rd：

d

Q~Q

S=0Rd=1

S=1Rd=1

12

45

S=1Rd=0

~Sd~Rd

图3.1基本R—SFF电路

观察并记录FF的Q、Q端的状态，将结果填入下表3.1中，并说明在

上述各种输入状态下，FF执行的是什么功能？

表3.1

RQQ逻辑功能

11

（2）Sd端接低电平，Rd端接脉冲。

（3）Sd端接高电平，Rd端接脉冲。

（4）连接Rd、Sd，并加脉冲。

记录并观察

（2）、（3）、（4）三种情况下，Q、Q端的状态。

从中你

能否总结出基本R—SFF的Q或Q端的状态改变和输入端Sd和Rd的

关系。

（5）当

S、Rd都接低电平时，观察Q、Q端的状态。

当Sd、Rd同时由

低电平跳为高电平时注意观察Q、Q端的状态，重复3~5次看Q、Q

端的状态是否相同，以正确理解“不定”状态的含义。

2.维持一阻塞型D触发器功能测试。

双D型正边沿异步置1端，置0端（或称异步置位，复位端）。

CP为

时钟脉冲端。

（1）分别在

S、Rd端加低电平，观察并记录Q、Q

DQ

CP

~Rd

端的状态。

~Q

~Sd

（2）令Sd、Rd端为高电平，D端分别接高，低电平，

用点动脉冲作为CP，观察并记录当CP为0、

↑、1、↓时Q端状态的变化。

图3.2DFF逻辑符号

（3）当

S=Rd=1、CP=0（或CP=1），改变D端信号，观察Q端的状态是

否变化？

整理上述实验数据，将结果填入下表3.2中。

（4）令Sd=Rd=1，将D和Q相连，CP加连续脉冲，用双踪示波器观察并

记录Q相对于CP的波形。

表3.2

SRdCPD

nn1

QQ

01XX

10XX

2.负边沿J—K触发器功能测试。

双J—K负边沿触发器74LS112芯片的逻辑符

号如图3.3所示。

自拟实验步骤，测试其功能，并将结果填入

JQ

表3.3中。

若令J=K=1时，CP端加连续脉冲，

用双踪示波器观察Q~CP波形，和DFF的Ｄ和

K~Rd~Q

Q端相连时观察到的Ｑ端的波形相比较，有

何异同点？

3.触发器功能转换图3.3

（1）将Ｄ触发器和J—K触发器转换成T触发器，列出表达式，画出实验

电路图。

（2）接入连续脉冲，观察各触发器CP及Q端波形。

比较两者关系。

（3）自拟实验数据表并填写之。

表3.3

SRdCPJK

01XXXX

10XXXX

110X0

111X0

11X01

11X11

四、实验报告

1.整理实验数据并填表。

2.写出实验内容3、4的实验步骤及表达式。

3.画出实验4的电路图及相应表格。

4.总结各类触发器的特点。

实验四三态输入触发器及锁存器

1.掌握三态输入触发器及锁存器的功能及使用方法。

2.学会用三态输入触发器和锁存器构成的功能电路。

CD4043三态输出四R—S触发器一片

74LS75四位D锁存器一片

1.锁存器功能及应用

图4.1为74LS75四D锁存器，每两个D锁存器由一个锁存信号G控制，

当G为高电平时，输出端Q随输入端D信号的状态变化，当G由高变低时，

Q锁存在G端由高变低前Q的电平上。

161514131211109

QGGQQGGQ

/QDD/Q/QDD/Q

12345678

图4.1

（1）验证图4.1锁存器功能，并列出功能状态表。

（2）用74LS75组成的数据锁存器按图4.2接线，1D~4D接逻辑开关作为

数据输入端，G1,2和G1,4接到一起作为锁存选通信号ST，1Q~4Q分别

接到7段译码器的A—D端，数据输出由数码管显示。

设：

逻辑电平H为“1”，L为“0”

ST=1，输入0001,0011,0111，观察数码管显示。

ST=0，输入不同数据，观察输出变化。

16

1S

4

Q1

1R

3

VCC

逻

辑

电

平

ST

1D

2D

3D

4D

G1,2

G3,4

1Q

2Q

3Q

4Q

GND

15

18

D

译码器

2S

2R

3S

3R

Q2

Q3

4S

14

Q4

1274LS75

4R

15

EN

5613

VSS

图4.2图4.3

2.三态输出触发器功能及应用。

4043为三态R—S触发器，其包含有四个R—S触发器单元，输出端

均用CMOS传输门对输出状态施加控制。

当传输门截止时，电路输出呈

“三态”，即高阻状态。

管脚排列见图4.3。

（1）三态输入R—S触发器功能测试

验证R—S触发器功能，并列出功能表。

注意：

（a）不用的输入端必须接地，输出端可悬空。

（b）注意判别高阻状态，参考方法：

输出端为高阻状态时用万

用表电压档测量电压为零，用点组档测量电压为无穷大。

（2）用三态触发器4043构成总线数据锁存器

图4.4是用4043和一个四2输入端与非门4081（数据选通器）

及一片4069（做缓存冲器）构成的总线数据锁存器。

（A）分析电路的工作原理。

（提示：

ST为选通端，R为复位端，

EN为三态功能控制端）。

（B）写出输出端Q与输入端A、控制端ST、EN的逻辑关系。

（C）按图接线，测试电路功能，验证

（1）的分析。

4043的R和EN端不能悬空，可接到逻辑开关上。

四、思考和选做

1.图4.2中输出端Q与输入端A的相位是否一致？

如果想使输出端和输入

端完全一致，应如何改动电路？

2.如果将输入端A接不同频率脉冲信号，输出结果如何？

试试看。

1.总结三态输出触发器的特点。

2.整理并画出4043和74LS75的逻辑功能表。

3.比较图4.2和图4.4锁存器的异同，总结锁存器的组成、功能及应用。

+5

数

据

U?

1A

1B

2A

2B

3A

3B

Q0

Q1

Q2

Q3

4A

4B

404340434069

79

R

图4.4

实验五集成计数器及寄存器

1.熟悉集成计数器的逻辑功能和各控制端作用。

2.掌握计数器使用方法。

2.器件：

74LS90十进制计数器2片

74LS00二输入端四与非门1片

三、实验内容及步骤

1.集成计数器74LS90功能测试。

74LS90是二一五一十进制异步计数器，

QAQBQCQD

逻辑简图为图5.1所示

R0

（1）S9

（1）

模二模五

74LS90具有下述功能：

R0

（2）S9

（2）

AB

直接置0（R0

（1）R0

（2）=1）直接置9

（S9

（1）S9

（2）=1）

二进制计数（CP1输入QA输出）图5.174LS90逻辑图

五进制计数（CP2输入QDQCQB输出）

十进制计数（两种接法如图6.2A、B所示）

按芯片引脚图分别测试上述功能并填入表5.1、表5.2、表5.3中。

C

CPA

90

R0

（1）R0

（2）S9

（1）S9

（2）R0

（1）R0

（2）S9

（1）S9

（2）

（A）十进制（B）二—五混合进制

2.计数器级连

分别用2片74LS90计数器级连成二—五混合进制、十进制计数器。

（1）画出连线电路图。

（2）按图接线，并将输出端接到相应数码显示器的输入端，用单脉冲作为

输入脉冲验证设计是否正确。

表5.2二—五混合进制

表5.1功能表

表5.3十进制

R0

（1）R0

（2）S9（1S9

（2）

QDQCQBQ

计数

QDQCQBQA