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(7)同或运算
F=A⊕B=AB+AB=A⊙BF<
=AxorB
二、正逻辑、负逻辑的概念
对于一个逻辑电路,通常规定高电平为逻辑1,低电平为逻辑0,这是正逻辑。
反之,如果规定高电平为逻辑0,低电平为逻辑1,则称为负逻辑。
三、逻辑函数及其表示方法
逻辑函数的表示方法:
真值表、逻辑表达式、逻辑图、波形图
四、逻辑代数的运算公式和规则
反演律
AB=A+BA+B=AB
还原律
A=A
吸收律
A+AB=AA(A+B)=A
A+AB=A+BA(A+B)=AB
AB+AC+BC=AB+AC(A+B)(A+B)(B+C)=(A+B)(A+C)
三个规则:
(1)代入规则
任何含有某变量的等式,如果等式中所有出现此变量的位置均代之以一个逻辑函数式,则此等式依然成立。
(2)反演规则
求一个逻辑函数F的非函数F时,可将F中的与(·
)换成或(+),或(+)换成与(·
);
再将原变量换成非变量(如B换成B),非变量换成原变量;
并将1换成0,0换成1,那么所得的逻辑函数式就是F。
(3)对偶规则
F是一个逻辑函数表达式,如果把F中的与(·
)换成或(+),或换成与(·
1换成0,0换成1,那么得到一个新的逻辑函数式,叫做F的对偶式,记做F,变换时仍要保持原式中先与后或的顺序。
第三节逻辑函数的标准形式
一、函数表达式的五种常用形式
“与―或”式(基本形式)
“或―与”式(基本形式)
“与非―与非”式
“或非―或非”式
“与―或―非”式
二、逻辑函数的标准形式
(1)最小项
如果一个函数的某个乘积项包含了函数的全部变量,其中每个变量都以原变量或反变量的形式出现,且仅出现一次,则这个乘积项称为该函数的一个标准积项,通常称为最小项。
(2)最小项的表示方法:
把使最小项为1的那一组变量取值组合当成二进制数,与这个二进制数对应的十进制数就是该最小项的编号。
(3)最小项的性质:
a.对于任意一个最小项,只要一组变量取值使它的值为1,而其余各组变量取值均使他的值为0;
b.同一函数的任意两个不同的最小项的乘积为0;
c.全部最小项的和为1。
第四节逻辑函数的化简
一、代数法化简逻辑函数
并项:
利用A+A=1将两项并为一项,消去一个变量。
吸收:
利用A+AB=A消去多余的与项。
消元:
利用A+AB=A+B消去多余因子。
配项:
先乘以A+A或加上AA,增加必要的乘积项,再用以上方法化简。
二、图解法化简逻辑函数
卡诺图合并最小项原则:
(1)圈要尽可能大,每个圈包含2n个相邻项。
(2)圈的个数要少,使化简后逻辑函数的与项最少。
(3)所有含1的格都应被圈入,以防止遗漏积项。
(4)圈可重复包围但每个圈内必须有新的最小项。
三、具有无关项逻辑函数的化简
处理方法:
(1)填函数的卡诺图时,在无关项对应的格内填任意符号“Φ”、“d”或“×
”。
(2)化简时可根据需要,把无关项视为“1”也可视为“0”,使函数得到最简。
第二章逻辑门电路
三态门的逻辑符号及其应用
三态:
正常“0”态、正常“1”态和高阻态
三态门的应用
1、实现总线结构
2、实现双向数据传输
第三章组合逻辑电路
第一节组合电路的分析和设计
一、组合逻辑电路的特点:
电路由逻辑门构成;
不含记忆元件;
输出无反馈到输入的回路;
输出与电路原来状态无关。
二、组合逻辑电路的分析:
步骤:
1、根据给定逻辑电路图,从输入到输出逐级写出各输出端的逻辑表达式,最后得到表示输出与输入关系的逻辑表达式
2、利用公式法或卡诺图法,简化或变换输出逻辑表达式。
3、根据最简逻辑函数表达式,列出真值表。
4、根据真值表,判断电路的逻辑功能。
三、组合逻辑电路的设计:
1、逻辑抽象:
(1)设置变量。
分析事件的因果关系,把原因设置为输入变量,结果设置为输出变量
(2)状态赋值。
依据输入、输出变量的状态进行逻辑赋值,确定输入输出的哪种状态用0表示,哪种用1表示。
(3)列真值表
2、写出逻辑表达式
3、选器件类型
4、逻辑函数化简或变换
5、画出逻辑电路图
第二节组合逻辑电路中的竞争与冒险
1、概念
在组合电路中,当逻辑门有两个互补输入信号同时向相反状态变化时,输出端可能产生过渡干扰脉冲的现象称为竞争冒险。
2、冒险现象的识别
(1)代数判别方法:
是否出现AA和A+A
(2)卡诺图法:
围圈相切,且相切处又无其他圈包含。
3、消除办法
(1)加选通脉冲
(2)修改逻辑设计,增加冗余项
(3)输出接滤波电容
第三节超高速集成电路硬件描述语言VHDL
一、VHDL语言的三个基本组成部分
1、参数部分——程序包
2、接口部分——设计实体
3、描述部分——结构体
二、端口的模式
1、输入(Input):
2、输出(Output):
3、双向(Inout):
4、缓冲(Buffer):
三、结构体有三种描述方式
行为描述(behavioral)
数据流描述(dataflow)
结构化描述(structural)
四、VHDL逻辑操作符(七个):
AND(与)、OR(或)、NAND(与非)、NOR(或非)、XOR(同或)、XNOR(异或)、NOT(非)
五、VHDL程序必需的两个元素:
ENTITY(实体):
通过端口(PORT)的外部输入和输出来描述一个给定的逻辑功能。
ARCHITECTURE(结构体):
用来描述系统内部的结构和行为。
且二者必须同时使用!
第四节组合逻辑电路模块及其应用
一、编码器
1、普通编码器
任何时候只能有一个输入线上有信号。
2、8线至3线优先编码器74LS148
为编码输入端,为三位二进制编码输出端,输入输出的有效信号都是0。
在输入中,脚标越大,优先级越高,I7优先级最高。
二、译码器
1、功能:
输入是一组二进制代码,输出是一组高低电平信号。
每输入一组不同的代码,只有一个输出呈现有效状态。
2、3:
8线译码器:
三个输入端(A、B、C),8个输出端(Y0~Y7),另有3个使能输入端(G1,G2A和G2B),一个高电平有效和两个低电平有效。
3、用译码器实现组合逻辑函数。
(74LS138)
a.将逻辑函数转换成最小项表达式,再转换成与非—与非形式。
b.画出输入端、使能端和输出信号F(最小项的与非形式)。
三、数据选择器
四选一数据选择器的输出函数如下:
八选一数据选择器的输出函数如下:
用数据选择器实现逻辑函数:
a.将逻辑函数转换成最小项表达式。
b.写出数据选择器的逻辑函数。
c.将逻辑表达式与函数表达式相比较,写出对应项。
d.画出电路连接图。
四、数据比较器
1、中规模集成4位数据比较器74LS85,有两组各是4位的数据输入端a3~a0和b3~b0,有3个级联输入信号a<
b、a=b、a>
b,另有3个比较结果输出端A<
B、A=B、A>
B。
2、当两个4位数比较时,先比较最高位,最高位相同时比较次高位,依此类推。
五、加法器
1、分为串行加法器和并行加法器。
2、串行加法器须将低位全加器产生的进位信号逐位向高一位传递,工作速度慢;
并行加法器采用超前进位方式,工作速度快。
第四章时序逻辑电路
时序逻辑电路与组合逻辑电路的区别:
1、组合逻辑电路某一时刻的输出只取决于此时刻的输入。
2、时序逻辑电路某一时刻的稳定输出不仅取决于当时的输入,还取决于过去的输入(历史状态)。
3、因此记忆元件(MemoryDevices)是时序逻辑电路的基本元件。
第一节触发器
一、触发器的基本特性
(1)有两个互补的输出端Q和Q
(2)有两个稳定状态,即当RD=0,SD=1时,Q=0;
当RD=1,SD=0时,Q=1。
二、RS触发器的特征方程:
(与非门构成的基本RS触发器)
(RS触发器的约束条件)
三、JK触发器的特征方程:
四、D触发器的特征方程:
第二节时序电路概述
一、时序电路的特点及其结构
时序逻辑电路任一时刻的输出信号不仅取决于该时刻输入信号,而且还与电路原来的状态有关;
时序电路具有记忆能力,能保存电路原来的状态。
时序电路结构特点:
1、组合电路+触发器
2、电路的状态与时间顺序有关
时序电路的结构:
1、输出方程:
Z(tn)=F[X(tn),Y(tn)]
2、驱动方程:
W(tn)=H[X(tn),Y(tn)]
3、状态方程:
Y(tn+1)=G[W(tn),Y(tn)]
式中:
tn、tn+1表示相邻的两个离散时间
二、时序电路的分类
1.根据时序电路输出信号的特点分类
Z(tn)=F[Y(tn)]——穆尔型(Moore)电路
Z(tn)=F[X(tn),Y(tn)]——米里型(Mealy)电路
2.根据时序电路中时钟信号的连接方式分类
时序电路
(1)同步:
存储电路里所有触发器由一个统一的时钟脉冲源控制
(2)异步:
没有统一
第三节同步时序电路的分析
1、列写各触发器的驱动方程和时序电路的输出方程
2、根据触发器的特征方程求触发器的状态方程
3、根据时序电路的输出方程和状态方程作状态转换表或状态转换图
4、根据上述分析结果描述时序电路的逻辑功能
第四节同步时序电路的设计
一、设计步骤:
1、给定逻辑功能建立原始状态图原始状态表
2、状态简化求最小化状态表
3、状态编码
4、选触发器类型,求驱动方程、输出方程
5、画逻辑电路图
6、画全状态图,检查设计是否符合要求,如不符合要求,重新设计
二、给定状态转换表的化简:
1、观察法
在状态转换表中判断两个状态是否等价的条件如下:
(1)在相同的输入条件下具有相同的输出。
(2)在相同的输入条件下次态也等价。
次态等价的判断条件是:
(1)次态相同或某些次态和各自的现态相同。
(2)次态交错。
(3)次态互为隐含条件。
2、隐含表法
作隐含表——顺序比较——关联比较——寻找最大等价类——状态合并,求出最简状态转换表
第五章常用时序集成电路模块及其应用
第一节计数器
一、四位二进制同步计数器74161
十六进制,异步清零,同步预置
二、四位二进制同步计数器74163
十六进制,同步清零,同步预置
三、74161/74163功能扩展接成任意模计数器
1、同步预置法
2、反馈清零法
3、多次预置法
四、四位二进制同步可逆计数器74193
十六进制加减法计数,异步清零,异步预置
五、74193功能扩展接成任意模计数器
1、异步预置加法/减法计数
2、异步清零加法/减法计数
六、异步计数器74290及其功能扩展
第二节寄存器与移位寄存器
一、中规模寄存器74175
异步清除、同步置数
二、4位单向移位寄存器74195
三、4位双向移位寄存器74194
四、移位寄存器的应用——构成计数器
(一)环形计数器
(1)连接方法:
将移位寄存器的输出Q3反馈到J、K输入端。
(2)判断计数器的模:
计数器的模M=n(n为移位寄存器的位数)。
(二)扭环形计数器
将移位寄存器的输出Q3经反相器后反馈到J、K输入端。
计数器的模M=2n(n为移位寄存器的位数)。
第三节序列信号发生器
一、反馈移位型序列信号发生器
反馈移位型序列码发生器是由移位寄存器和组合反馈电路组成。
二、计数器型序列信号发生器
(一)电路组成
计数器+组合输出电路
(二)设计过程
1.根据序列码的长度S设计模S计数器,状态可以自定。
2.按要求设计组合输出电路。
第六章可编程逻辑器件
一、PLD的基本结构
二、PLD的逻辑符号表示方法
1.输入缓冲器表示方法
2.与门和或门的表示方法
F1=A•B•CF2=B+C+D
三、PLD的分类
1、与阵列固定,或阵列可编程:
可编程只读存储器PROM或可擦除编程只读存储器EPROM
2、与阵列,或阵列均可编程:
可编程逻辑阵列PLA
3、与阵列可编程,或阵列固定:
可编程阵列逻辑PAL、通用阵列逻辑GAL、高密度可编程逻辑器件HDPLD
四、用PLD实现逻辑函数
1、用PROM、EPROM实现逻辑函数
2、用PLA实现逻辑函数
第七章D/A转换器和A/D转换器
第一节D/A和A/D转换的基本原理
一、D/A转换的基本原理
量化单位,就是输入数字D的一最低有效位(LeastSignificantBit,LSB)所对应的模拟量。
二、A/D转换的基本原理
若模拟参考量为R,则输出数字量D和输入模拟量A之间的关系为D≈A/R
第二节D/A转换器
一、权电阻型D/A转换器
二、R-2R网络型D/A转换器
第三节、A/D转换器
一、并行比较型A/D转换器
优点:
速率最高
缺点:
需要使用大量的比较器
二、串行比较型A/D转换器
电路结构简单
转换速率低
三、并-串比较型A/D转换器
第八章脉冲产生与整形
第一节波形变换电路
一、单稳态触发器的工作原理
单稳态触发器的一般特性:
1、只有一个稳态,另有一个暂稳态。
2、何时翻转到暂稳态取决于输入信号。
3、何时翻转回稳态取决于电路参数R与C。
第二节脉冲产生电路
一、多谐振荡器
二、晶体振荡器
工作在串联谐振频率,C1只起耦合作用,其值应取得大一些。
第三节施密特触发器
一、特性与原理
1、输入电平的阈值电压由低到高为,由高到低为,且>,输出的变化滞后于输入,形成回环。
2、施密特触发器属于“电平触发”型电路,不依赖于边沿陡峭的脉冲。
施密特触发器的电压传输特性
施密特触发器符号:
二、施密特触发器应用举例
1、波形变换
将一周期性信号变换为矩形波,其输出脉冲宽度tW可通过改变ΔUT进行调节。
2、信号整形
将不规则的信号波形整成矩形脉冲。
3、幅度鉴别
4、构成多谐振荡器
第四节集成定时器
一、电路组成
二、工作原理
三、555电路构成单稳态触发器
四、555电路构成多谐振荡器
五、555电路构成施密特触发器
第九章数字系统设计
第一节数字系统设计概述
一、数字系统的概念:
交互式的以离散形式表示的具有存储、传输、处理信息能力的逻辑子系统的集合物
二、数字系统与逻辑功能部件的区别
1、功能上的区别:
逻辑功能部件功能单一,数字系统则按预定要求产生或加工处理数字信息。
2、结构上的区别:
是否含有控制器
3、设计方法上的区别:
逻辑功能部件采用自下而上的设计方法;
数字系统则先自上而下,后自下而上。
第二节ASM图、MDS图以及ASM图至MDS图的转换
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