数字电路部分实验指导.docx
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数字电路部分实验指导.docx
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数字电路部分实验指导
实验六组合逻辑电路设计
亿、实验目的:
1、掌握组合逻辑电路的分析与设计方法。
2、掌握SSI集成门电路的应用。
3、掌握MSI集成电路译码器与数据选择器的应用。
二、预习要求:
复习课本中相关内容。
1、根据题意列出输入、输出真值表。
2、利用卡诺图化简,写出最简或最合适的逻辑函数表达式。
3、利用指定门电路实现逻辑功能。
4、画出已设计完成的逻辑电路及实验用的接线图。
三、实验内容:
1、设计三变量表决电路:
要求:
画出逻辑电路图,设计相应表格。
自拟实验方案,测试电路的逻辑功能是否与设计功能一致。
(1)用与非门74LS00实现。
(2)用译码器(74LS138、74LS20)实现。
(3)用数据选择器(74LS151及74LS153)实现。
2、用异或门74LS86和与非门74LS00实现全加器电路:
要求:
画出逻辑电路图,设计相应表格。
自拟实验方案,测试电路的逻辑功能是否与设计功能一致。
四、实验仪器及元器件
数字实验箱、万用表、74LS00、74LS20,74LS86、74LS138、74LS151、74LS153、74LS32等。
五、实验报告:
画出各部分逻辑电路图、真值表、及列出逻辑表达式,整理实验结果并进行分析,说明组合电路的特点和分析、设计方法。
六、实验用门电路介绍:
1、74LS00、74LS20及74LS32管脚及功能
本实验所使用的74LS20(双四输入与非门)、74LS00(四二输入与非门)和74LS32(四2输入或门)是一种低功耗肖特基集成TTL门电路,其及引线功能及排列图如下:
Y=A+B
2、74LS138管脚及功能
双排直立式集成3线-8线译码器74LS138各引脚排列及功能如图所示。
由功能表可知:
三个使能端G1G2AG2B100时,八个译码输出都是无效电平,即输出全为高电平“1”;三个使能端G1G2AG2B=100时,译码器八个输出中仅与地址输入对应的一个输出端为有效低电平“0”,其余输出无效电平“1”;在使能条件下,每个输出都是地址变量的最小项,考虑到输出低电平有效,输出函数可写成最小项的反,即:
Yi=G1G2AG2Bmi
3、74LS151管脚及功能
本实验使用的集成数据选择器74LS151为8选1数据选择器,数据选择端3个地址输入A2A1A0用于选择8个数据输入通道D7~D0中对应下标的一个数据输入通道,并实现将该通道输入数据传送到输出端Y(或互补输出端)。
74LS151还有一个低电平有效的使能端G,以便实现扩展应用。
74LS151引脚功能如图和附表所示。
使能条件下(G=0),74LS151的输出可以表示为,
其中mi为地址变量A2、A1、A0的最小项。
只要确定输入数据就能实现相应的逻辑函数,成为逻辑函数发生器。
4、74LS153管脚及功能
74LS153是双4选1数据选择器,是在一块集成芯片上有两个4选1数据选择器。
两数据选择器共用数选输入A1A0,无互补输出端。
芯片管脚如下图分布,功能如表所示。
输入
输出
A1
A0
Y
1
×
×
0
0
0
0
D0
0
0
1
D1
0
1
0
D2
0
1
1
D3
、为两个独立的使能端;A1、A0为公用的地址输入端;1D0~1D3和2D0~2D3分别为两个4选1数据选择器的数据输入端;1Y、2Y为两个输出端。
1)当使能端()=1时,数据选择器被禁止,无输出,Y=0。
2)当使能端()=0时,数据选择器正常工作,根据地址码A1A0的状态,将相应的数据D0~D3送到输出端Y。
如:
A1A0=00则选择DO数据到输出端,即Y=D0。
A1A0=01则选择D1数据到输出端,即Y=D1,其余类推。
可用74LS153、反相器74LS04和或门74LS32构成8选1的选择器,如下图所示。
5、74LS86管脚及功能
Y=AB
=
74LS86是四2输入异或门。
实验七集成触发器
一、实验目的1、掌握基本RS、JK、D等常用触发器的逻辑功能及其测试方法;2、研究时钟脉冲的触发作用。
二、预习要求
1、预习教材相关内容,了解触发器功能及时钟边沿。
2、确定实验线路连接,画出接线图,拟定实验必要的表格。
三、实验内容
1.基本R-S触发器功能
与非门(74LS00)按图连接成基本RS触发器,置位端S和复位端R接0/1开关,输出端Q和Q接LED。
改变输入端R、S的状态,测试并将测试结果填入下表中。
与RS触发器真值表比较。
2.J-K触发器逻辑功能测试:
(1)测试异步复位端RD和异步置位端SD的功能。
74LS112触发器的SD、RD、J、K接0/1开关,输出端Q和接LED,CP接手动单脉冲源。
按下表要求,在RD、SD作用期间改变J、K、CP的状态,观察LED显示状态,测试并记录RD、SD对输出状态的控制作用。
(2)J-K触发器逻辑功能测试:
改变J、K的状态,并用RD、SD端对触发器进行异步置位或复位(即设置现态Qn)。
按下表要求测试其逻辑功能并记录于表中。
JK
CP
QnQn+1
00
0
1
0
1
01
0
1
0
1
10
0
1
0
1
11
0
1
0
1
(3)观察J-K触发器分频功能
74LS112按下图接线,J、K接高电平
(1),CP接2KHz连续脉冲源,RD、SD接高电平
(1)。
用示波器同时观察并记录CP、Q端波形,验证2分频的功能。
接示波器CH2
接示波器CH1
3.D触发器74LS74逻辑功能测试:
(1)测试异步复位端RD和异步置位端SD的功能。
74LS74一个触发器的SD、RD、D接0/1开关,输出端Q和Q接LED,CP接手动单脉冲源。
按下表要求,在RD、SD作用期间改变D、CP的状态,观察LED显示状态,测试并记录RD、SD对输出状态的控制作用。
(2)D触发器逻辑功能测试:
改变D的状态,并用RD、SD端对触发器进行异步置位或复位(即设置现态Qn)。
按下表要求测试其逻辑功能并记录于表中。
D
CP
QnQn+1
0
0
1
0
1
1
0
1
0
1
(3)观察D触发器分频功能
74LS74按下图接线,CP接2KHz连续脉冲源,RD、SD接高电平
(1)。
用示波器同时观察并记录CP、Q端波形,验证2分频的功能。
接示波器CH1
接示波器CH2
四、实验仪器
数字逻辑实验箱,示波器,74LS00,74LS112,74LS74。
五、实验报告要求
1.RS、JK、D触发器功能验证结论。
2.阐述基本R-S触发器输出状态“不变”和“不定”的含义。
3.总结SD、RD的作用。
4.说明触发器状态翻转的时钟边沿(即触发方式)和相关结论。
5.触发器的分频作用。
六、实验用元件介绍
触发器是一种具有记忆功能的二进制存贮器件,是组成各种时序逻辑电路的基本器件之一。
就触发器功能而言,有RS、JK、D、T、T'触发器。
就触发器结构而言,一般有主从、边沿之分。
边沿型触发器有较好的抗干扰性能。
D触发器和JK触发器都有TTL和CMOS集成产品。
1、基本RS触发器
可由二个与非门所组成,如图所示,没有单独的集成产品。
在相应的置位端(S)或复位端(R)加有效电平(信号),基本RS触发器置位(Q=1)或复位(Q=0)。
图示与非门组成的基本RS触发器,有效触发电平为低电平“0”,其功能见附表。
RS触发器真值表
2、JK触发器
本试验用74LS112是主从型负沿触发双JK集成触发器(带预置端和清除端),其外引线排列及功能见图和附表。
JK触发器具有保持、置数和计数三种功能。
由CP=1期间J、K的状态(按真值表)决定CP脉冲下跳后触发器状态Qn+1。
即触发器初态和次态按CP的下跳沿划分。
表中Qn是CP下跳前触发器状态,称为初态;Qn+1称为次态。
74LS112的S端、R端是低电平有效的直接置位端、直接复位端,该2引脚信号不受CP控制。
主从型JK触发器的逻辑符号如图所示。
3、D触发器
74LS74是边沿型双D触发器,时钟CP上跳沿有效,即触发器初态和次态按CP的上升沿划分。
74LS74的引脚如图,D触发器功能见附表,逻辑符号见上右图。
实验八集成计数器
一、实验目的
1、掌握集成计数器构成N进制的计数器的连接方法。
二、预习要求
1.熟悉芯片各引脚排列。
2.弄清构成模长M进制计数器的原理。
3.实验前设计好实验所用电路,画出实验用的接线图。
三、实验内容
1、设计一模长M=60进制的计数电路。
1)用同步连接反馈预置法实现。
2)用同步连接反馈清零法实现。
2、按设计图连接电路。
CP接频率为1Hz的方波脉冲,各计数器的输出Q3Q2Q1Q0接七段BCD显示译码器CD4511的DCBA输入端,CD4511的输出接七段数码显示器。
3、.接通实验箱电源,观察七段数码显示器计数状态的变化过程,并记录该状态循环。
四、实验器材
数字逻辑实验箱,74LS160,74LS00,74LS20。
五、实验报告要求
1、60进制计数器的电路设计图、连线图和计数器的测试结果。
4、测试过程中出现的问题及解决办法。
六、实验用元件介绍
1.集成计数器74LS160
本实验所用集成芯片为异步清零同步预置四位8421码10进制加法计数器74LS161,集成芯片的各功能端如图所示,其功能见附表。
74LS160为异步清零计数器,即端输入低电平,不受CP控制,输出端立即全部为“0”,功能表第一行。
74LS160具有同步预置功能,在端无效时,端输入低电平,在时钟共同作用下,CP上跳后计数器状态等于预置输入DCBA,即所谓“同步”预置功能(第二行)。
和都无效,ET或EP任意一个为低电平,计数器处于保持功能,即输出状态不变。
只有四个控制输入都为高电平,计数器(161)实现模10加法计数,Q3Q2Q1Q0=1001时,RCO=1。
2.构成任意进制计数器(模长M≤10)
用集成计数器实现M进制计数有两种方法,反馈清零法和反馈预置法。
图(a)为反馈清零法连接(8进制),图(b)为反馈预置零法连接(8进制)。
(a)(b)
3.集成计数器扩展应用(模长M>10)
当计数模长M大于10时,可用两片以上集成计数器级联触发器来实现。
集成计数器可同步连接,也可以异步连接成多位计数器,然后采用反馈清零法或反馈预置法实现给定模长M计数。
图所示为同步连接反馈清零法(a)及反馈置数法(b)实现模长48计数电路原理图。
七、其它集成计数器介绍
1.74LS161(同步预置异步复位4位二进制加法计数器)
74LS161有与74LS160一样的引脚排列和功能,区别在于161是16计数器,Q3Q2Q1Q0=1111时,CO=1。
2.74LS190(可预置同步可逆BCD计数器)
74LS190是BCD同步加/减计数器,并行输出。
计数时,时钟CP的上升沿有效。
CP端、加/减端()和置数端()都先经过缓冲,从而降低了这些输入端对驱动信号的要求。
附表列出了74LS190的主要功能,下面作简要说明。
1)预置数:
当置数端()为低电平时,数据输入端信号A、B、C、D将对内部触发器直接置位或复位,结果使QA=A、
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