实验一4位全加器的设计1Word格式文档下载.docx
- 文档编号:21370918
- 上传时间:2023-01-30
- 格式:DOCX
- 页数:11
- 大小:16.36KB
实验一4位全加器的设计1Word格式文档下载.docx
《实验一4位全加器的设计1Word格式文档下载.docx》由会员分享,可在线阅读,更多相关《实验一4位全加器的设计1Word格式文档下载.docx(11页珍藏版)》请在冰豆网上搜索。
S:
outstd_logic;
CO:
outstd_logic
);
endentity;
architecturebevoff_add_bevis
begin
(CO,S)<
=('
0'
A)+('
B)+('
CIN);
endbev;
VHDL源程序如下(行为描述)的RTL与technologymap视图
VHDL源程序如下(数据流描述):
useieee.numeric_std.all;
entityf_add_flis
OUTstd_logic;
architecturefloff_add_flis
S<
=AXORBXORCIN;
CO<
=((AXORB)ANDCIN)OR(AANDB);
endfl;
VHDL源程序如下(数据流描述)的RTL与technologymap视图:
VHDL源程序如下(结构化描述):
entityf_add_conis
architectureconoff_add_conis
COMPONENThadd_vhd
PORT
a:
INSTD_LOGIC;
b:
co:
OUTSTD_LOGIC;
s:
OUTSTD_LOGIC
ENDCOMPONENT;
SIGNALS1:
STD_LOGIC;
SIGNALCO1:
SIGNALCO2:
h_add1:
hadd_vhd
portmap
a=>
a,
B=>
B,
S=>
S1,
CO=>
CO1
h_add2:
CIN,
S,
CO2
CO<
=CO1ORCO2;
endcon;
VHDL源程序如下(结构化描述)的RTL与technologymap视图:
Testbench文件源程序如下:
LIBRARYcycloneiii;
LIBRARYieee;
USEcycloneiii.cycloneiii_components.all;
USEieee.std_logic_1164.all;
ENTITYf_add_fl_tbIS
END;
ARCHITECTUREf_add_fl_tb_archOFf_add_fl_tbIS
SIGNALA:
STD_LOGIC:
='
;
SIGNALCO:
STD_LOGIC;
SIGNALCIN:
SIGNALB:
SIGNALS:
COMPONENTf_add_fl
PORT(
A:
inSTD_LOGIC;
CO:
bufferSTD_LOGIC;
CIN:
B:
S:
bufferSTD_LOGIC);
ENDCOMPONENT;
BEGIN
DUT:
f_add_fl
PORTMAP(
A=>
A,
CO=>
CO,
CIN=>
CIN,
B=>
B,
S=>
S);
A<
=NOTAAFTER0.25US;
B<
=NOTBAFTER0.5US;
CIN<
=NOTCINAFTER1US;
功能仿真波形如下:
时序仿真波形如下:
3.利用层次化原理图方法设计4位全加器
(1)生成新的空白原理图,作为4位全加器设计输入
(2)利用已经生成的1位全加器作为电路单元,设计4位全加器。
原理图设计如下(结构化描述):
原理图设计如下(结构化描述)的RTL与technologymap视图:
entityfadd4_conis
A0:
A1:
A2:
A3:
B0:
B1:
B2:
B3:
S0:
S1:
S2:
S3:
architectureconoffadd4_conis
COMPONENTfadd1_vhd
A:
SIGNALCO0:
SIGNALCO3:
f_add1:
fadd1_vhd
A=>
A0,
B0,
CIN=>
'
S0,
CO0
f_add2:
A1,
B1,
CO0,
f_add3:
A2,
B2,
CO1,
S2,
f_add4:
A3,
B3,
CO2,
S3,
CO3
CO<
=CO3;
Testbench源程序如下:
ENTITYfadd4_con_tbIS
ARCHITECTUREfadd4_con_tb_archOFfadd4_con_tbIS
SIGNALB0:
SIGNALB1:
SIGNALB2:
SIGNALB3:
SIGNALA0:
SIGNALA1:
SIGNALA2:
SIGNALS0:
SIGNALA3:
SIGNALS1:
SIGNALS2:
SIGNALS3:
COMPONENTfadd4_con
B0:
B1:
B2:
B3:
A0:
A1:
A2:
S0:
A3:
S1:
S2:
S3:
fadd4_con
B0=>
B0,
B1=>
B1,
B2=>
B2,
B3=>
B3,
A0=>
A0,
A1=>
A1,
A2=>
A2,
S0=>
S0,
A3=>
A3,
S1=>
S1,
S2=>
S2,
S3=>
S3);
A0<
=notA0after0.1us;
A1<
=notA1after0.2us;
A2<
=notA2after0.4us;
A3<
=notA3after0.8us;
B0<
=notB0after0.2us;
B1<
=notB1after0.4us;
B2<
=notB2after0.8us;
B3<
=notB3after1.6us;
END;
最终的功能仿真波形如下:
最终的时序仿真波形如下:
四、思考题
1、试着论述功能仿真和时序仿真的差别?
2、试着论述结构体的行为描述、数据流描述和结构描述的区别?
3、如何构建四位并行加法器?
- 配套讲稿:
如PPT文件的首页显示word图标,表示该PPT已包含配套word讲稿。双击word图标可打开word文档。
- 特殊限制:
部分文档作品中含有的国旗、国徽等图片,仅作为作品整体效果示例展示,禁止商用。设计者仅对作品中独创性部分享有著作权。
- 关 键 词:
- 实验一 4位全加器的设计1 实验 全加器 设计