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Theexperimentaimsatdesigningamulti-functinaldigitalclockbasedonQuartussoftware.Theclockhasmanybasicfunctionssuchastime-counting,hour-correcting,minute-correcting,time-reseting,time-holdingandbellingontheintegralpoint.TheSmartSOPCboardwasusedtodebugandverify.What’smore,additionalfunctionslikedisplayingandresetingoftheweek,settingalarm,secondscounter,
andbellingwithmusic.Thereportexplainthedesignideasandmethodsofthedigital-clockindetails.Itfocusesmainlyonschematicdiagramsandcircuitdiagramsofdifferentmodules.
Keywords:
QuartusII7.1multi-functiondigital-clockSmartSOPCschematicdiagrams
1.设计要求…………………………………………01
2.方案论证…………………………………………01
3.各模块说明………………………………………02
1)分频电路………………………………………02
2)计时较分电路…………………………………04
3)报时电路………………………………………08
4)显示电路………………………………………09
5)闹钟电路………………………………………11
6)秒表电路………………………………………17
7)总电路…………………………………………20
4.调试、仿真编程下载……………………………21
1)仿真测试………………………………………21
2)硬件测试………………………………………21
5.实验中出现问题及解决办法……………………22
6.实验收获与感受…………………………………22
7.参考文献…………………………………………23
注:
加粗部分为附加功能模块
正文
一、设计要求
下文所列写的开关功能为电路的实际功能,与老师给的要求有一定的出入。
1.设计一个数字计时器,可以完成0:
00:
00到6:
23:
59:
59的计时功能,并在控制电路的作用下具有保持、清零、快速校时、快速校分、整点报时等基本功能,并含有闹钟,秒表等附加功能。
2.具体要求如下:
1)能进行正常的时、分、秒、星期计时功能,最大计时显示星期六23小时59分59秒。
2)分别由七个数码管显示时分秒星期的计时。
3)数字钟可以实现正常工作时,也可以进行快速校时和校分。
K1是系统的校分开关,K1=0正常工作K1=1时可以快速校分;
K2是系统的校时开关,K2=0正常工作,K2=1时可以快速校时;
K3是系统的校星期开关,K3=0正常工作,K3=1时可以快速星期:
当K1,K2,K3均为0时正常工作,均为1时电路实现保持功能。
4)K4是系统的清零开关,K4=0正常工作,K2=1时钟的分、秒全清零。
3.设计提高部分要求
1)时钟具有整点报时功能,当时钟计到59’53”时开始报时,在59’53”,59’55”,59’57”时报时频率为500Hz,59’59”时报时频率为1KHz。
2)闹钟功能(含彩铃):
通过开关K7切换显示至闹钟界面(此时数字钟继续计时),利用闹钟校时开关(K6)和校分开关(K5)对闹钟时间进行设定。
当计时到闹钟设定时间蜂鸣器鸣叫,并响起彩铃。
3)秒表计时:
通过开关(K8)切换显示至秒表界面。
二、方案论证
数字计时器是由计时电路、译码显示电路、脉冲发生电路、分校时电路、清零电路、闹钟电路和秒表电路等几部分组成的。
其中,脉冲发生电路将试验箱提供的48Mhz的频率分成电路所需要的频率;
计时电路与动态显示电路相连,将时间与星期显示在七段数码管上,并且驱动蜂鸣器整点报时;
校时校分电路对时、分、星期提供快速校时;
清零电路作用时,系统的分秒时同时归零;
保持电路作用时,系统停止计时并保持时间不变;
闹钟电路含有比较电路和彩铃电路,并通过选择电路在数码管显示设定的时间;
秒表电路通过一个100hz的时钟信号进行工作。
其原理框图如图所示:
三、各子模块设计原理
(1)分频电路
分频电路的作用是将实验箱提供的48MHZ的频率进行分频,得到实验所需的频率。
实验中需要1HZ作为时秒、分、时的时钟信号,2HZ作为校分、校时的时钟信号,500HZ、1000HZ作为报时蜂鸣所需频率信号等。
a)首先利用一个T触发器便可组合成一个二分频器:
仿真得到的波形:
b)接着是一个模6的计数器,以74160为基础进行设计。
c)接着是一个模10的计数器,仍然以74160为基础进行设计。
d)接着是一个模24和模1000的计数器,可以通过级联实现。
e)实现总的分频电路,可通过2分频,24分频,1000分频器以不同的顺序和数目级联得到所需的频率。
首先48MHZ通过一个2分频,24分频及一个1000分频可得到1KHZ的信号。
然后1KHZ通过一个2分频就可以得到频率为500HZ的信号,1KHZ通过一个1000分频就可以得到频率为1HZ的信号。
48MHZ通过一个24分频和两个1000分频就可以得到500HZ的信号。
然后将整个电路封装就可以得到分频电路。
(2)计时较分电路
计时电路包括秒,分,时,星期四个模块,依次进位。
其中秒和分的模块类似,都是一个模六十计数器,时模块是一个模24计数器,而星期则是一个特殊的模7计数器。
设计时采用的是同步计数器74160,它们所接的时钟信号均为1hz。
较分电路只需要通过几个与非门,与门,非门即可实现。
a)秒计数模块
因为秒位的模数为60,所以需要使用两片74160来设计模60计数器,采用置数法来使计数器归零。
其电路图如下所示:
仿真波形图:
b)分计数模块
分计数模块的设计在决定回零的与非门输入端数目比秒计数模块的多一个,可将其设置为EN端,其电路图如下:
c)时计数模块
时计数模块为一个模24的计数器,其与非门的输入端并不是只有3个输入端,和分计数模块一样得加上EN端。
所以时计数模块的电路图如下:
仿真波形:
d)星期计数模块
星期计数模块为一个模7的计数器,同样其与非门的输入端并不是只有2个输入端,还得加上EN端。
e)计时较位模块:
将秒计数模块、分计数模块、时计数模块和星期计数模块封装好,然后通过门电路实现选频、较分、校时和校星期。
电路图如下图:
封装后模板如下:
计时较分电路仿真波形:
(3)报时电路
当电路计时到59分53,55,57秒时,分别发出一声较低的蜂鸣声;
当计时到59分59秒时,发出一声较高的蜂鸣声。
需要在某时刻报时,就将该时刻输出为“1”的信号作为触发信号,选通报时脉冲信号进行报时。
设F是报时函数,F1是低音报时函数,F2是高音报时函数。
所有函数为高电平时报时。
则有:
F=59’53’’F1+59’55’’F1+59’57’’F1+59’59’’F2
=59’51’’(2’’F1+4’’F1+6’’F1+8’’F2)
=59’51’’·
(2’’F1·
4’’F1·
8’’F2)
电路图如下:
(4)显示电路
此模块是用于数码管的动态显示,在本实验中一共需要7个数码管参与显示(秒2位,分2位,时2位,星期1位),所以计数器74161设计为模7的循环,其输出既作为4片74151的控制端,又作为3-8译码器74138的控制端。
因为只有一片BCD译码器7447,所以当计数器到某一个数值时,四片74151同时选取对应的一个输入组成计时器某一位的BCD编码接入显示译码器7447,与此同时根据计数器的数值,74138译码器也从七个显示管的使能端选择对应位有效,从而在实验箱上显现一个有效数据。
扫描的频率为1KHZ,因为人眼视觉停留的原因,会感觉七个数码管同时显示。
a)模7电路图:
封装后作为控制端输出。
b)数据选择电路:
4片74151决定星期、时、分、秒的信号(有可能是复用选择后的信号)一共7位数字依次通过译码器7447,控制端为模7的输出,输入为接入的7根管子对应的信号,电路图如下:
封装后接入显示电路:
c)显示电路:
(5)闹钟电路
闹钟模块的设计主要需要解决以下几个问题,分别是闹钟校分校时的控制,显示模块的复用,闹铃在规定的时间响起,以及彩铃的设置。
a)闹钟的校位:
较分与校时是用2HZ的时钟信号,用k7作为使能端控制其工作。
较分电路图如下:
校时电路图如下:
封装后,用开关k5,k6选择工作的模块,电路图如下:
整个校位电路封装后:
b)闹钟的复用显示:
用K7控制选择器的输出,当K7=0时,输出的是计时器的值,K7=0时切换至闹钟校分校时界面。
计数器4位数字,闹钟4位,每位数字4位BCD码表示,所以应该设计一个用数据选择器74151设计一个32选16,原理图如下:
封装后和闹钟的校位信号一起可以组成闹钟的显示模块:
c)闹钟的比较模块:
当计数器的时间与闹钟的时间相同时,闹铃应当响起,所以应该有一个比较模块,可以用7485来设计比较器。
比较器电路图如下:
封装为比较器模块:
d)闹钟的彩铃模块:
设计歌曲《铃儿响叮当》演奏电路,组成乐曲的每个音符的发音频率值以及持续的时间是乐曲能连续演奏所需要的两个基本要素,音符的频率可以由下图获得。
音符与频率对照表
《铃儿响叮当》的简谱如下图所示:
首先是用分频电路获得所需的几段频率:
并封装成音阶模块:
控制每段频率按旋律组合在一起:
74163构成一个模14计数器,通过74154(4选16译码器)每计数值加1使O(0)至O(13)依次输出1,再和一定的频率相与,通过或门(2个七输入的或门相连构成14个输入的或门)输出到蜂鸣器则达到了每计数一次发出一种频率的效果。
(由于图片尺寸大小的原因,现将一幅完整的电路图分成四块截下来)
封装图如下:
e)闹钟的整体显示:
(6)秒表电路
秒表模块的设计跟计时器是一样的,需要解决的问题是显示复用的问题。
秒表需要设计一个模100的计时模块(分秒),然后是秒位、分位。
之前闹钟用的是32选16选择器,以此来切换正常计时和设定闹铃时间两个界面,它的16位输出加上秒的8位一共是24位;
同样,秒表的输出也是24位,与前面的24位合起来做48选24选择器的输入,用开关K8控制是否为秒表输出界面。
a)秒表计时电路:
首先产生100HZ频率
秒表的毫秒部分:
时钟信号为100HZ
秒表的秒部分:
使能端信号由毫秒的进位信号产生,采用置数法清零,清零信号为59加上使能端MBJ。
秒表的分部分:
使能端信号由秒的进位信号MJ加一个非门产生,同样采用置数法清零,清零信号为59加上使能端FJ。
封装后:
b)秒表显示电路:
48选24电路:
c)秒表总体电路:
(7)总体电路
a)消颤电路:
b)顶层电路:
四、调试、仿真、编程下载
(1)仿真测试
在工程编译通过后,对其功能和时序性能进行仿真测试,以验证设计结果是否满足设计要求。
整个时序仿真测试流程一般有建立波形文件、输入信号节点、设置波形参数、编辑输入信号、波形文件存盘、运行仿真器和分析仿真波形等步骤。
将要仿真的原理图文件进行置顶编译,然后新建一个“Vector
Waveform
file”文件,生成波形文件。
左键双击节点区空白处,在弹出的菜单中选Node
Finder,在弹出的对话框中选择要观测的节点。
选File\Grid
Size和File\End
Time,设置相应选项,并给输入引脚加上适当的信号。
然后,选File\Save保存。
接着选择主菜单中的processing项,在弹出的对话框中选择simulator
tool选项。
若要进行功能仿真,首先要点击Generate
Functional
Simulation
Netlist选项。
仿真波形见各前面的各个模块。
(2)硬件测试
为了能对所设计的原理图进行硬件测试,将其输入输出信号锁定在开发系统的目标芯片引脚上,并重新编译,然后对目标芯片编程下载,完成CPLD/FPGA的最终开发。
步骤如下:
1.
在主菜单Assignments中选择Device项,在弹出的对话框中选择相应的器件EP1C12Q240C8。
再选中Device
and
Pin
Options选项,在弹出的对话框中选择
Configuration选项,在下拉框中选择EPCS4;
选择Unused
Pins选项,在下拉框中选择As
input
tri-stated选项。
2.
在主菜单Assignments
选“Pins”,打开平面布置图编辑器窗口,将设计的电路图中的各输入输出锁定在相应的管脚上。
3.
在主菜单选File\Save保存文件,再次编译项目,生成.sof文件,以用于下载。
4.
在主菜单Tools选Programmer,在弹出的对话框中单击start,即可完成下载。
五、实验中出现问题及解决办法
(1)在调试校时模块的时候发现拨动开关时数字显示跳动不正常,经验分析这是由于开关波动时会产生抖动造成的,所以要给开关加上消颤处理,其原理很简单,就是利用D锁存器的锁存功能。
(2)在设计1Hz信号发生电路时,原理图正确,但是下载到实验板,灯闪的很快,肉眼已经无法看得太清。
很显然这是由于分频电路竞争冒险造成的,可以将分频电路里的门电路减少,使用第二位向最高位的进位信号为分频电路的输出信号,并且将异步清零换成同步置数法,减少冒险。
(3)分钟一到达59分就进位,而不是59分59秒进位,应在同步置数的控制信号的与非门上加上使能端。
(4)彩铃的音乐走调严重,这是由于分频电路的竞争冒险造成的,且分频电路难以得到准确的频率。
后来通过万能的互联网了解到使用VHDL语言语言进行编写可以达到事半功倍的效果。
六、实验收获与感受
本次试验不仅需要我们熟练掌握数字逻辑电路的知识,又要适应新的软件QuartusⅡ和实验箱的用法,在规定的时间内用可编辑逻辑器件完成数字钟的EDA设计,实现计数、校分、报时、清零、保持等基本功能,并且扩展秒表、闹钟、音乐等功能。
虽说和电工电子实验的内容基本一样,但使用方法却不一样。
上次实验除了理论知识外,还需要相当高的人品,万一哪边没接地或哪个孔差错了可能会让你花很长时间去查错。
而此次,可以利用软件仿真、观察波形、调试,简单方便,而且只要将不用的管脚选择输出高阻态就基本不会发生芯片烧坏的情况。
所以说用QuartusⅡ和试验箱效率更高、条理性更强,更适用于复杂系统的设计与实现。
在实验中遇到问题很正常,此时一定要冷静思考,并且大胆假设,敢于尝试,当然也要利用好身边的资源,多参考参考书籍,多向老师同学请教。
只要有付出总会有收获,这一周里常常为了一个模块查阅大量资料,最终在一次次的尝试与设计后我终于成功添加了闹钟、秒表、彩铃等附加功能。
在此过程中,也多次因为思路卡壳和同学进行了讨论。
本次实验,最大的遗憾就是由于时间问题没有进行万历年的设计,希望课后能够弥补这个遗憾。
七、参考文献
[1]数字逻辑电路与系统设计蒋立平主编电子工业出版社
[2]EDA设计实验指导书付文红花汉兵编著机械工业出版社2007
[3]南京理工大学电子技术中心编.《EDA设计实验指导书》
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