VHDL语言真题精选Word格式文档下载.docx
- 文档编号:21282538
- 上传时间:2023-01-29
- 格式:DOCX
- 页数:18
- 大小:427.80KB
VHDL语言真题精选Word格式文档下载.docx
《VHDL语言真题精选Word格式文档下载.docx》由会员分享,可在线阅读,更多相关《VHDL语言真题精选Word格式文档下载.docx(18页珍藏版)》请在冰豆网上搜索。
6设D0为’1’,D1为’0’,D2为’1’,D3为’0’,D3&
D2&
D1&
D0的运算结果是“0101”,D1&
D3&
D4的运算结果是“()”。
1010
7三态门电原理图如右图所示,真值表如左图所示,请完成其VHDL程序构造体部分。
8在VHDL的常用对象中,信号、()可以被多次赋予不同的值,常量只能在定义时赋值。
变量
9根据下表填写完成一个3-8线译码器的VHDL程序。
10位类型的初始化采用(字符/字符串)()、位矢量用字符串。
字符
11下面是三人表决器的VHDL描述,分析其实现机制,并说明三个不同的结构体分别用了什么描述方法。
12进程执行的机制是敏感信号()。
发生跳变
13结构体的描述方式有几种方式?
各有什么特点?
1.行为描述方式:
只需描述输入与输出的行为,不关注具体的电路实现,一般通过一组顺序的VHDL进程来反映设计的功能和算法;
2.数据流描述方式:
这种描述将数据看成从设计的输入端到输出端,通过并行语句表示这些数据形式的改变,即信号到信号的数据流动的路径和形式进行描述;
3.结构描述方式:
多用在多层次的设计中,通过调用库中得元件或已经设计好的元件,进行组合来完成实体功能的描述,它只表示元件和元件之间的互连.
14结构体有三种描述方式,分别是()、行为、和结构化。
数据流
15进程的敏感信号表具有什么作用?
列出敏感信号时应注意什么?
敏感信号表中有多个敏感信号时,其中任一个信号的变化都会引起进程启动,写敏感信号表时,尽量将在进程中被读取的信号列全。
若无敏感信号表,就必须放一个WAIT语句在进程内作为进程启动语句
16/=是()操作符,功能是在条件判断是判断操作符两端不相等。
不相等
17VHDL语言数据对象有哪几种?
VHDL语言数据对象有信号,变量,常量。
18、传统的系统硬件设计方法是采用自上而下(topdown)的设计方法,利用硬件描述语言(HDL)的硬件电路设计方法采用自下而上(bottomup)的设计方法。
错
19指出下面的实体描述中存在的四处语法错误并改正。
20、VHDL语言的预算操作包括了逻辑运算符、关系运算符、乘法运算符等,它们三者的优先级是相同的。
21端口模式有哪几种?
buffer类型与inout类型的端口有什么区别?
Out,in,inout,buffer
out(输出):
只能被赋值,用于不能反馈的输出;
in(输入):
只能读,用于时钟输入、控制输入单向数据输入;
inout(输入输出):
既可读又可被赋值,被读的值是端口输入值而不是被赋值,作为双向端口。
buffer(缓冲):
类似于输出,但可以读,读的值是被赋值,用做内部反馈用,不能作为双向端口使用。
更多内容请访问《睦霖题库》微信公众号
22、在结构体中定义一个全局变量(VARIABLES),可以在所有进程中使用。
23进程语句是设计人员描述结构体时使用最为频繁的语句,简述其特点。
它可以与其它进程并发执行,并可存取结构体或实体中所定义的信号;
进程结构中的所有语句都是按顺序执行的;
为了启动进程,在进程结构中必须包含一个显式的敏感信号量表或者包含一个wait语句;
进程之间的通信是通过信号量的传递来实现的。
24简述VHDL程序的基本结构。
库libraryieee;
程序包useieeestd_logic_1164.all;
实体entity
实体名is
结构体architecture
结构体名of
配置
25简述信号与变量的区别。
信号延时赋值,变量立即赋值
信号的代入使用<
=,变量的代入使用:
信号在实际的硬件当中有对应的连线,变量没有
26VHDL程序一般包含几个组成部分?
各部分的作用是什么?
实体,结构体,库,程序包,配置
实体:
用于描述所设计系统的外部接口特性;
即该设计实体对外的输入、输出端口数量和端口特性。
结构体:
用于描述实体所代表的系统内部的结构和行为;
它描述设计实体的结构、行为、元件及内部连接关系。
库:
存放已经编译的实体、构造体、程序包集合和配置。
程序包:
存放各设计模块都能共享的数据类型、常数和子程序库;
配置:
实体对应多个结构体时,从与某个实体对应的多个结构体中选定一个作为具体实现。
27、若某变量被定义为数值型变量,未赋初始值时默认值为‘0’。
28表达式C<
=A+B中,A、B、C的数据类型都是STD_LOGIC_VECTOR,是否能直接进行加法运算?
说明原因和解决方法。
不能直接进行加法运算。
因为+号只能对整数类型进行直接相加,如果要对STD_LOGIC_VECTOR数据类型进行+法操作,需要调用运算符重载,即在程序的开头打开IEEE.STD_LOGIC_UNSIGNED.ALL程序包,或者把STD_LOGIC_VECTOR数据类型改为整数类型。
29、CONSTANTT2:
std_logic<
=’0’;
30进程设计要点是什么?
PROCESS为一无限循环语句
PROCESS中的顺序语句具有明显的顺序/并行运行双重性进程内部只能加载顺序语句,但进程本身是并行语句出现在结构体中,它与其他并行结构或进程之间在结构体中是并行运行的
进程语句本身是并行语句一个进程中只允许描述对应于一个时钟信号的同步时序逻辑
进程必须由敏感信号的变化来启动敏感信号表中有多个敏感信号时,其中任一个信号的变化都会引起进程启动,写敏感信号表时,尽量将在进程中被读取的信号列全。
无敏感信号表,就必须放一WAIT语句在进程内作为进程启动语句信号是多个进程间的通信线在结构体中多个进程可以并行运行,多个进程之间的通信是通过信号来实现。
因此,在任一进程的进程说明部分不允许定义信号
31、VHDL语言与计算机C语言的没有差别。
32编写一个2输入与门的VHDL程序,请写出库、程序包、实体、构造体相关语句,将端口定义为标准逻辑型数据结构
33、进程语句中,不管在何时,process语句后面必须列出敏感信号
34试举出两种可编程逻辑器件()、FPGA。
CPLD
35、一个VHAL程序中仅能使用一个进程(process)语句。
36图中给出了4位逐位进位全加器,请完成其VHDL程序。
37、VHDL可以采用层次化的设计,一个高层的结构体中可以调用低层的实体
38进程必须位于()内部,变量必须定义于()内部。
结构体;
进程/包/子程序
39()是一个具有九值逻辑的数据类型。
标准逻辑(std_logic)
40、CONSTANTT2:
41赋值语句是(并行/串行)()执行的,if语句是(并行/串行)()执行的。
并行;
串行
42简述moore状态机和mealy状态机的区别。
从输出的时序上看,Mealy机的输出是当前状态和所有输入信号的函数,它的输出是在输入变化后立即发生的。
Moore机的输出则仅为当前状态的函数,在输入发生变化时还必须等待时钟的到来,时钟使状态发生变化时才导致输出的变化。
Moore型状态机:
次态=f(现状,输入),输出=f(现状);
Mealy型状态机:
次态=f(现状,输入),输出=f(现状,输入);
43一个信号处于高阻(三态)时的值在VHDL中描述为()。
‘Z’
44digital__8标识符合法吗?
不合法
45请分别列举一个常用的库和程序包()、useieee.std_logic_1164.all。
libraryieee
46请列举三种可编程逻辑器件:
EEPROM、()、FPGA。
GAL
47()语句各条件间具有不同的优先级。
IF
48根据已给出的全加器的VHDL程序,试写出一个4位逐位进位全加器的VHDL程序。
49判断CLK信号上升沿到达的语句是().
ifclk’eventandclk=‘1’then
508digital标识符合法吗?
51并置运算符&
的功能是()。
把多个位或位向量合并为一个位向量
52简述CPLD与FPGA的异同。
CPLD是基于乘积项技术构造的可编程逻辑器,不需要配置外部程序寄存芯片
FPGA基于查找表技术构造的可编程逻辑器,需要配置外部程序寄存芯片。
53进程必须位于()内部,变量必须定义于进程/包/子程序内部。
54用IF语句编写一个四选一电路,要求输入d0~d3,s为选择端,输出y。
55VHDL语言中std_logic类型取值()表示高阻,取值‘X’表示不确定。
56实体的端口模式用来说明数据、信号通过该端口的传输方向,端口模式有()。
in、Out、inout、buffer
571_Digital标识符合法吗?
否,/12@+/呢?
()。
合法
58VHDL程序的基本结构至少应包括()、结构体两部分和对库的引用声明。
实体
59<
=是小于等于关系运算符,又是()操作符。
赋值运算
60请简述自上至下硬件电路设计方法的基本过程。
规格设计;
行为级描述;
行为级仿真;
RTL级描述;
RTL级仿真;
逻辑综合、优化;
门级仿真、定时检查;
输出门级网络表。
- 配套讲稿:
如PPT文件的首页显示word图标,表示该PPT已包含配套word讲稿。双击word图标可打开word文档。
- 特殊限制:
部分文档作品中含有的国旗、国徽等图片,仅作为作品整体效果示例展示,禁止商用。设计者仅对作品中独创性部分享有著作权。
- 关 键 词:
- VHDL 语言 精选