Allegro精华荟萃Word文档格式.docx
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Allegro精华荟萃Word文档格式.docx
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width,height配置字体大小
4、ALLEGRO鼠线不能只显示当前屏幕上的PIN的鼠线,全屏布线时高亮不明显
方法一:
可以在setup-userpreference-display中,勾选
display_nohilitefont项,将高亮设为实线显示;
方法二:
改变高亮颜色。
点击Hilight按钮,右面控制面板
的Option栏会提供可选择的颜色表;
方法三:
使用ShadowMode,明暗的对比度可以在Color
andVisibility中的ShadowMode项调整。
5、隐藏铺铜
setup/userpreference/display/shape_fill/no_shape_fill
6、移动器件时显示飞线
Options下stretchetch选项去掉
7、显示盲埋孔标号
Setup/DesignParameterEditor中Display下勾选ViaLabels即可。
8、WaiveDRCs
执行Display/WaiveDRCs,此功能可隐藏特定的DRC错误,并加上注释。
9、CreatDatatip
在Setup-Datatipcustomization里面可以设置你鼠标放上去后提示的内容(比如鼠标放在元件上面时会提示封装名称,编号等)
10、执行Skill
(1)、设定Allegro.ilinit
要执行skill,先需将skill载入Allegr中。
所以你必须先编辑Allegro.ilinit。
在Home环境变量设置的路径下找到一个pcbenv的资料夹,在pcbenv中新增Allegro.ilinit,其中作用为设定skill档案的路径及自动载入哪些skill档案,其内容及语法如下
setSkillPath(buildString(append1(getSkillPath()“D:
/skill"
))),load("
xxx.il"
);
其中D:
/skill是放置skill的路径,load为宣告Allegro自动载入哪些skill档案
(2)、执行skill
每一个skill档案都会说明如何在Allegro中执行指令;
若不了解说明内容,可以用文字编辑器打开skill文件(xxx.il),寻找axlCMDRegister(“XXX”⋯),
11、封装库路径设置
12、导网表
13、模块复用
14、典型八层板示意图
15、丝印尺寸和摆放方向
16、关于danglingconnection一共有三种:
danglingline:
至少有一端悬空的linedanglingVias:
少于2条引出线(testpoint除外)AntennaVias:
VIA的开始层与终止层,都有引线时,过孔没有天线效应,否则类似于stub,则存在天线效应。
一般,danglingline和danglingVias需要予以去除,AntennaVias一般不用理会,因为涉及到使用BBVIA或者背钻技术才能去除,而两种方法的成本均很高。
17、光绘设置范围
18、
19、
20、
21、
22、
23、
24、
25、
26、
27、
28、6、8层板最佳叠构
29、盲埋孔线距
30、如何对齐元器件
31做完原理图设计之后,想要设置Intersheet
references的时候,老是提示“ERROR
#8003
More
than
one
page
is
numbered
1.”我发现每次new
的
name
都是1,而且没办法改,因为是灰的。
不晓得在哪能设置。
好像和sheet
无关这个错误
1.原因是有多页原理图的页码都是1引起,可以通过双击原理图右下角的
title
block,修改它的属性,主要是修改
count和page
number即可��
32、Artwork,前面加数字可以按照数字顺序来排列
01_top
02_bot
03_silkscreentop
33.布线时怎样捕捉到目标点:
走线必须要打开的项pinviaclinesegs
打钩Snaptoconnectpoint,效果是这样的
取消前面的勾,效果是这样的
34、栅格设置为5mil,如果空间比较大,可以设置为5mil的整数倍,这样便于元件的对齐
35、DXF导入
新建一个DXF_0101,导入后,先copy一份,然后change到outline,在outline前面打勾
36、DRC标志设置为100,这样便于错误的查找,setup-designerparameters—drcmarkersize
37、常规字体设置1用于高密度板,2常规3空间充足
38、常见的板厚:
0.60.81.01.21.62.0mm
39、常规6层板top-gnd02-art03-art04-pwr05-bottom。
gnd层和电源层可以走线,信号art层也可以铺电源的。
第3层和第4层的走线错开,不要重叠,这样可以避免产生串扰。
top-gnd02-art03-gnd04-pwr05-bottom,忽略pcb板成本的情况下,art03走关键信号,上下层参考gnd平面,又在内层,不容易受外界的干扰。
40、差分对和其它信号线的距离保持12mil以上(经验值)空间允许设置为20mil
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