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3]#,ADSTB1#负责A[31:
17]#。
5.AP[1:
0]#I/OAddressParity(地址奇偶校验)
n这两个信号主要用对地址总线的数据进行奇偶校验。
6.BCLK[1:
0]IBusClock(总线时钟)
这两个Clock主要用于供应在HostBus上进行交易所需的Clock。
n
7.BNR#I/OBlockNextRequest(下一块请求)
n这个信号主要用于宣称一个总线的延迟通过任一个总线代理,在这个期间,当前总线的拥有者不能做任何一个新的交易。
8.BPRI#IBusPriorityRequest(总线优先权请求)
n这个信号主要用于对系统总线使用权的仲裁,它必须被连接到系统总线的适当Pin。
当BPRI#有效时,所有其它的设备都要停止发出新的请求,除非这个请求正在被锁定。
总线所有者要始终保持BPRI#为有效,直到所有的请求都完成才释放总线的控制权。
9.BSEL[1:
0]I/OBusSelect(总线选择)
n这两组信号主要用于选择CPU所需的频率,下表定义了所选的频率:
10.D[63:
0]#I/OData(数据总线)
n这些信号线是数据总线主要负责传输数据。
它们提供了CPU与NB(北桥)之间64Bit的通道。
只有当DRDY#为Low时,总在线的数据才为有效,否则视为无效数据。
11.DBI[3:
0]#I/ODataBusInversion(数据总线倒置)
n这些信号主要用于指示数据总线的极性,当数据总在线的数据反向时,这些信号应为Low。
这四个信号每个各负责16个数据总线,见下表:
12.DBSY#I/ODataBusBusy(数据总线忙)
n当总线拥有者在使用总线时,会驱动DBSY#为Low表示总线在忙。
当DBSY#为High时,数据总线被释放。
13.DP[3:
0]#I/ODataParity(数据奇偶校验)
n这四个信号主要用于对数据总在线的数据进行奇偶校验。
14.DRDY#I/ODataReady(数据准备)
n当DRDY#为Low时,指示当前数据总在线的数据是有效的,若为High时,则总在线的数据为无效。
15.DSTBN[3:
0]#I/ODataStrobe
DatastrobeusedtolatchinD[63:
0]#n:
16.DSTBP[3:
DatastrobeusedtolatchinnD[63:
0]#:
17.FERR#OFloatingPointError(浮点错误)
n这个信号为一CPU输出至ICH(南桥)的信号。
当CPU内部浮点运算器发生一个不可遮蔽的浮点运算错误时,FERR#被CPU驱动为Low。
18.GTLREFIGTLReference(GTL参考电压)
这个信号用于设定GTLnBus的参考电压,这个信号一般被设为Vcc电压的三分之二。
19.IGNNE#IIgnoreNumericError(忽略数值错误)
n这个信号为一ICH输出至CPU的信号。
当CPU出现浮点运算错误时需要此信号响应CPU。
IGNNE#为Low时,CPU会忽略任何已发生但尚未处理的不可遮蔽的浮点运算错误。
但若IGNNE#为High时,又有错误存在时,若下一个浮点指令是FINIT、FCLEX、FSAVE等浮点指令中之一时,CPU会继续执行这个浮点指令但若指令不是上述指令时CPU会停止执行而等待外部中断来处理这个错误。
20.INIT#IInitialization(初始化)
n这个信号为一由ICH输出至CPU的信号,与Reset功能上非常类似,但与Reset不同的是CPU内部L1Cache和浮点运算操作状态并没被无效化。
但TLB(地址转换参考缓存器)与BTB(分歧地址缓存器)内数据则被无效化了。
INIT#另一点与Reset不同的是CPU必须等到在指令与指令之间的空档才会被确认,而使CPU进入启始状态。
21.INTRIProcessorInterrupt(可遮蔽式中断)
n这个信号为一由ICH输出对CPU提出中断要求的信号,外围设备需要处理数据时,对中断控制器提出中断要求,当CPU侦测到INTR为High时,CPU先完成正在执行的总线周期,然后才开始处理INTR中断要求。
22.PROCHOT#I/OProcessorHot(CPU过温指示)
n当CPU的温度传感器侦测到CPU的温度超过它设定的最高度温度时,这个信号将会变Low,相应的CPU的温度控制电路就会动作。
23.PWRGOODIPowerGood(电源OK)
n这个信号通常由ICH(南桥)发给CPU,来告诉CPU电源已OK,若这个信号没有供到CPU,CPU将不能动作。
24.REQ[4:
0]#I/OCommandRequest(命令请求)
n这些信号由CPU接到NB(北桥),当总线拥有者开始一个新的交易时,由它来定义交易的命令。
25.RESET#IReset(重置信号)
n当Reset为High时CPU内部被重置到一个已知的状态并且开始从地址0FFFFFFF0H读取重置后的第一个指令。
CPU内部的TLB(地址转换参考缓存器)、BTB(分歧地址缓存器)以及SDC(区段地址转换高速缓存)当重置发生时内部数据全部都变成无效。
26.RS[2:
0]#IResponseStatus(响应状态)
n这些信号由响应方来驱动,具体含义请看下表:
27.STKOCC#OSocketOccupied(CPU插入)
n这个信号一般由CPU拉到地,在主机板上的作用主要是来告诉主机板CPU是不是第一次插入。
若是第一次插入它会让你进CMOS对CPU进行重新设定。
28.SMI#ISystemManagementInterrupt(系统管理中断)
n此信号为一由ICH输出至CPU的信号,当CPU侦测到SMI#为Low时,即进入SMM模式(系统管理模式)并到SMRAM(SystemManagementRAM)中读取SMI#处理程序,当CPU在SMM模式时NMI、INTR及SMI#中断信号都被遮蔽掉,必需等到CPU执行RSM(Resume)指令后SMI#、NMI及INTR中断信号才会被CPU认可。
29.STPCLK#IStopClock(停止时钟)
n当CPU进入省电模式时,ICH(南桥)将发出这个信号给CPU,让它把它的Clock停止。
28.TRDY#I/OTargetReady(目标准备)
n当TRDY#为Low时,表示目标已经准备好,可以接收数据。
当为High时,Target没有准备好。
29.VID[4:
0]OVoltageID(电压识别)
n这些讯号主要用于设定CPU的工作电压,在主机板中这些信号必须被提升到最高3V。
二、VGA接口信号说明
1.HSYNCOCRTHorizontalSynchronization(水平同步信号)
n这个信号主要提供CRT水平扫描的信号。
2.VSYNCOCRTVerticalSynchronization(垂直同步信号)
这个信号主要提供CRT垂直扫描的信号。
3.REDOREDanalogvideooutput(红色模拟信号输出)
n这个信号主要为CRT提供红基色模拟视频信号。
4.GREENOGreenanalogvideooutput(绿色模拟信号输出)
这个信号主要为CRT提供绿基色模拟视频信号。
5.BLUEOBlueanalogvideooutput(蓝色模拟信号输出)
n这个信号主要为CRT提供蓝基色模拟视频信号。
6.REFSETIResistorSet(电阻设置)
n这个信号将会连接一颗电阻到地,主要用于内部颜色调色板DAC。
这颗电阻的阻值一般为169奥姆,精度为1%。
7.DDCA_CLKI/OAnalogDDCClock
n这个信号连接NB(北桥)与显示器,这个Clock属于I&
sup2;
C接口,它与DDCA_DATA组合使用,用于读取显示器的数据。
8.DDCA_DATAI/OAnalogDDCClock
n这个信号连接NB(北桥)与显示器,这个Data与Clock一样也属于I&
C接口,它与DDCA_CLK组合使用,用于读取显示器的数据。
三、AGP接口信号说明
1.GPIPE#I/OPipelinedRead(流水线读)
n这个信号由当前的Master来执行,它可以使用在AGP2.0模式,但不能在AGP3.0的规范使用。
在AGP3.0的规范中这个信号由DBI_HI(DynamicBusInversionHI)代替。
2.GSBA[7:
0]ISidebandAddress(边带地址)
这组信号提供了一个附加的总线去传输地址和命令从AGPnMaster(显示卡)到GMCH(北桥)。
3.GRBF#IReadBufferFull(读缓存区满)
这个信号说明Master是否可以接受先前以低优先权请求的要读取的n数据。
当RBF#为Low时,中裁器将停止以低优先权去读取数据到Master。
4.GWBF#IWriteBufferFull(写缓存区满)
n这个信号说明Master是否可以准备接受从核心控制器的快写数据。
当WBF#为Low时,中裁器将停止这个快写数据的交易。
5.ST[2:
0]OStatusBus(总线状态)
n这组信号有三BIT,可以组成八组,每组分别表示当前总线的状态。
6.ADSTB0I/OADBusStrobe0(地址数据总线选通)
这个信号可以提供2X的时序为AGP,它负责总线AD[15:
0]。
7.ADSTB0#I/OADBusStrobe0(地址数据总线选通)
n这个信号可以提供4X的时序为AGP,它负责总线AD[15:
8.ADSTB1I/OADBusStrobe1(地址数据总线选通)
这个信号可以提供2X的时序为AGP,它负责总线AD[31:
16]。
9.ADSTB1#I/OADBusStrobe1(地址数据总线选通)
n这个信号可以提供4X的时序为AGP,它负责线总AD[31:
10.SB_STBISideBandStrobe(SideBand选通)
这个信号主要为SBA[7:
0]提供时序,它总是由AGPnMaster驱动。
11.SB_STB#ISideBandStrobe(SideBand选通)
这个信号为SBA[7:
n0]提供时序只在AGP4X模式,它总是由AGPMaster驱动。
12.CLKOCLOCK(频率)
n为AGP和PCI控制信号提供参考时序。
13.PME#PowerManagementEvent(电源管理事件)
这个信号在AGPn协议中不使用,但是它用在PCI协议中由操作系统来管理。
关于PME#的详细定义请参加PCI协议规范。
14.TYPEDET#TypeDetect(类型检查)
n从AGP发展来看,有1X、2X、4X和8X四种模式,每种模式所使用的电压也不尽相同,那AGP控制器怎么知到你插的是什么样的显卡呢?
就是通过这个信号来告诉AGPControl的。
用这个信号来设定当前显卡所需的电压。
15.FRAME#I/OFrame(周期框架)
在AGP管道传输时这个信号不使用,这个信号只用在AGP的快写方式。
16.IRDY#I/OInitiatorReady(起始者备妥)
这个信号说明AGPnMaster已经准备好当前交易所需的数据,它只用在写操作,AGPMaster不允许插入等待状态。
17.TRDY#I/OTargetReady(目标备妥)
这个信号说明AGPnTarget已经准备好整个交易所需要读的数据,这个Target可以插入等待状态。
18.STOP#I/OStop(停止)
n这个信号在AGP交易时不使用。
对于快写方式,当STOP#为Low时,停止当前交易。
19.DEVSEL#I/ODeviceSelect(设备选择)
n在AGP交易时不使用。
在快写方式,当在一个交易不能完成时,它就会被使用。
20.REQ#IRequest(请求)
这个信号用于向中裁器请求当前总线使用权为开始一个PCIornAGP交易。
21.GNT#OGrant(保证)
n当中裁器收到Initiator发出请求后,若当前总线为空闲,中裁器就会通过GNT#把总线控制权交给Initiator。
22.AD[31:
0]I/OAddressDataBus(数据地址总线)
n这些信号用来传输地址和数据。
23.C/BE[3:
0]#I/OCommand/ByteEnable(命令/位致能)
当一个交易开始时,提供命令信息。
在AGPnMaster做写交易时,提供有效的位信息。
四、Memory接口信号说明
1.SCMDCLK[5:
0]ODifferentialDDRClock(时钟输出)
nSCMDCLK与SCMDCLK#是差分时钟输出对,地址和控制信号都在这个两个Clock正负边沿的交叉点采样。
每个DIMM共有三对。
2.SCMDCLK[5:
0]#ODifferentialDDRClock(时钟输出)
n这个Clock信号的意义同上。
3.SCS[3:
0]#OChipSelect(芯片选择)
当这些信号有效时,表示一个Chip已被选择了,每个信号对应于SDRAM的一行。
4.SMA[12:
0]OMemoryAddress(内存地址)
n这些信号主要用于提供多元的行列地址给内存。
5.SBA[1:
0]OBankAddress(Bank选择)
n这个些信号定义了在每个内存行中哪个Bank被选择。
Bank选择信号和内存地址信号联合使用可寻址到内存的任何单元。
6.SRAS#ORowAddress(行地址)
n行地址,它和SCAS#、SWE#一起使用,用来定义内存的命令。
7.SCAS#OColumnAddress(列地址)
n列地址,它和SRAS#、SWE#一起使用,用来定义内存的命令。
8.SWE#OWriteEnable(写允许)
写允许信号,它与SRAS#、SCAS#一起使用,用来定义内存的命令。
9.SDQ[63:
0]I/ODataLines(数据线)
n这些信号线用于传输数据。
10.SDM[7:
0]ODataMask(数据屏蔽)
当在写周期有效时,在内存中传输的数据被屏蔽。
在这八个信号中每个信号负责八根数据线。
11.SDQS[7:
0]I/ODataStrobe(数据选通)
n这些信号主要用于捕获数据。
这八个信号每个信号负责八根数据线。
12.SCKE[3:
0]OClockEnable(时钟允许)
这个信号在上电时对内存进行初始化,它们也可以用于关闭不使用的内存数据行。
n
五、HUB接口信号说明
1.HL[10:
0]I/OPacketData(数据包)
这些信号主要用于HubInterface读写操作时传输数据。
2.HISTRSI/OPacketStrobe(数据选通)
3.HISTRFI/OPacketStrobeComplement
这个信号与HISTRS一起在HUBninteface上传输与接收数据。
六、LANLINK接口信号说明
1.LAN_CLKILanI/FClock(网络时钟)
这个信号由LannChipset驱动输出,它的频率范围在5~50Mhz。
2.LAN_RXD[2:
0]IReceivedData(接收数据)
这些信号是由LanChipset驱动输出到南桥。
3.LAN_TXD[2:
0]OTransmitData(传输数据)
这些信号是南桥驱动输出到LanChipset。
4.LAN_RSTSYNCOLanReset(LanChip复位信号)
七、EEPROM接口信号说明
1.EE_SHCLKOEEPROMShiftClock(EEPROM时钟)
n这个信号由南桥驱动输出到EEPROM。
2.EE_DINIEEPROMDataIn(EEPROM数据输入)
这个信号是由EEPROM传数据到南桥。
3.EE_DOUTOEEPROMDataOut(EEPROM数据输出)
n这个信号是由南桥传数据到EEPROM。
4.EE_CSOEEPROMChipSelect(片选信号)
当这个信号有效时EEPROM被选择。
八、PCI接口信号说明
1.AD[31:
0]I/OAddressDataBus(地址数据总线)
n是用来传送起始地址。
在内存或组态的交易期间,此地址的分辨率是一个双字组(DoubleWord)(即地址可被四整除),在读取或写入的交易期间,它是一个字节特定地址。
2.PARI/OParitySignal(同位信号)
n在地址阶段完成后一个频率,或是所有写入交易的数据阶段期间,在IDRY#被驱动到僭态后一个频率,由Initiator驱动。
所有读取交易的数据阶段期间,在TRDY#被驱动到僭态后一个频率,它也会被目前所寻址的Target驱动。
在地址阶段完成后的一个频率,Initiator将PAR驱动到高或低态,以保证地址总线AD[0:
31]与四条指令/位组致能线C/BE#[0:
3]是偶同位(EvenParity)。
3.C/BE[3:
0]#I/OCommand/ByteEnable(指令或字节致能)
由Initiator驱动,在ADBus上传输地址时,用来表示当前要动作的指令。
在ADnBus上传输数据时,用来表示在目前被寻址之Dword内将要被传输的字节,以及用来传输数据的数据路径。
4.RST#OPCIReset(复位信号)
当重置信号被驱动成低态时,它会强迫所有PCI组态缓存器nMaster及Target状态机器与输出驱动器回到初始化状态。
RST#可在不同步于PCICLK边缘的状况下,被驱动或反驱动。
RST#的设定也将其它的装置特定功能初始化,但是这主题超出PCI规格的笵围。
所有PCI输出信号必须被驱动成最初的状态。
通常,这表示它们必须是三态的。
5.FRAME#I/OCycleFrame(周期框架)
n是由目前的Initiator驱动,它表示交易的开始(当它开始被驱动到低态时)与期间(在它被驱动支低态期间)。
为了碓定是否已经取得总线拥有权,Master必须在同一个PCICLK信号的上边缘,取样到FRAME#与IRDY#都被反驱动到高态,且GNT#被驱动到低态。
交易可以是由在目前的Initiator与目前所寻址的Target间一到多次数据传输组成。
当Initiator准备完成最后一次数据阶段时,FRAME#就会被反驱动到高态。
6.IRDY#I/OInitiatorReady(备妥)
Initiatorn备妥被目前的BusMaster(交易的Initiator)驱动。
在写入期间,IRDY#被驱动表示Initiator准备接收从目前所寻址的Target传来的资料。
为了确定Master已经取得总线拥有权,它必须在同一个PCICLK信号的上升边缘,取样到FRAME#与IRDY#都被反驱动到高态,且GNT#被驱动到低态。
7.TRDY#I/OTargetReady(目标备妥)
nTarget备妥被目前所寻址的Target驱动。
当Target准备完成目前的数据阶段(数据传输)时,它就会被驱动到低态。
如果在同一个PCICLK信号的上升边缘,Target驱动TRDY#到低态且Initiator驱动IDRY#到低态的话,则此数据阶段便告完成。
在读取期间,TRDY#被驱动表示Target正在驱动有效的数据到数据总线上。
在写入期间,TRDY#被驱动表示Target准备接收来自Master的资料。
等待状态会被插入到目前的资料阶段里,直到取样到TRDY#与IRDY#都被驱动到低态为止。
8.STOP#I/OStop(停止)
nTarget驱动STOP#到低态,表示希望Initiator停止目前正在进行的交易。
9.DEVSEL#I/ODeviceSelect(设备选择信号)
n该信号有效时,表示驱动它的设备已成为当前防问的目标设备。
换言之,该信号的有效说明总在线某处的某一设备已被选中。
如果一个主设备启动一个交易并且在6个CLK周期内设有检测到DEVSEL#有效,它必须假定目标设备没能反应或者地址不存在,从而实施主设备缺省。
10.IDSELIInitializationDeviceSelect(初始化设备选择)
IDSEL是PCI装置的一个输入端,并且在存取某个装置的组态缓存器期间,它用来选择芯片。
11.LOCK#I/OLock(锁定)
n这是在一个单元(Atomic)交易序列期间(列如:
在读取/修改/写入操作期间),Initiator用来锁定(Lock)目前所寻址的
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