数字电路与逻辑设计杨泓渊数电习题答案docx文档格式.docx
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(1)0010111=(+23)10
(2)11101000
反码=11100111原码=10011000
故11101000=(-24)10
1.8将下列十进制数转换为8421BCD码
(001001010100.00100101)8421BCD(0010.011100011000)8421BCD
1.9将下列8421BCD码转换为十进制
第二章逻辑代数基础习题
2.1用真值表证明下列各式相等
(1)AP+B+方B二A+B
A
B
Fx=AB+B+AB
F.=A+B
厶
1
故F]二F2
(2)A(B㊉C)=(AB)㊉(AC)
耳=A(B㊉C)F2=(AB)㊉(AC)
c
Fi
f2
故Fi=F2
e
Uh
i
o
<
1—
luG+v)"
o+哩6
丄
U
O
ffi
t-H
•—<
心V+咚Huv+寸)
故F|=F2
2.2写出三变量的摩根定理表达式,并用真值表证其正确性
三变量摩根表达式:
ABC=A+B+C
真值表证其正确性:
F3
F4
F,=A+B+C
片=4+B+C;
F3=ABC
F3=F4
Fi=F2
故摩根定理三变量正确
2.3用逻辑代数定理证明下列等式
(2)
(\)A+AB=A+B
证明:
a+b=a+ab+Ab
=A(1+B)+AB=A+lB
ABC+APC+ABC二AB+AC
ABC+ABC-^-ABC
=AC(B+P)+ABC=ACABC
=A(C+BC)=A(B+C)=AB+AC
(3)A+4BC+ACD+(C+D)E=A+CD+E证明:
A+ABC+ACD+(C+D)E
=A+ACD+CDE=A-^CD-^CDE
=A+CD+而E二A+CD+E
2.4用代数法化简下列各式:
(3)ABC(B+C)
=(A+B+C)(B+C)
=AB+BC+AC+BC+C
=AB+C
(10)AC+ABC+BC+ABC
=(AC+ABC)*BC*/1BC
=(AC+ABC)(S+C)(A+B+C)二BC(入+P+C)
=Abc+bc=bc
2.6将下列函数展成为最小项表达式
(1)厶=ACZ)+BCD+ABCD
L=ABCD+ABCD+ABCD++ABCD
=》>(2,9,10,13,15)
(2)L=A(B+C)
L=A+BC
=ABC+APC+ABC+ABC+ABC4-ABC二工加(1,4,5,6,7)
⑶厶二AB+ABD(B+CD)
L=AB•而5(B+/D)
=ABD(B-^-CD)=ABD
=ABCD+ABCD
=工加(12,14)
第三章集成逻辑门与触发器习题
3.1试画出图P3.1中各门电路的输出波形,输入A,B的波形如图所
zj^O
3.2在图P3.2所示电路中每个输入端应怎样接才能得到所示的输出
逻辑表达式。
&
Q
21
n
F,二AB
高电平
F]=A+B=A+B
f3=ab+cd
f2=ab=a^b
f,=a®
b=ab-^ab=7sTb
=(A+B)-(A+B)=AB+AB
3.3已知主从JK触发器的逻辑符号和CLK,J,K端的波形如图P3.3
所示,试画出Q端所对应的波形(设触发器的初始状态为0)
Q
3.4在图P3・4(a)中,FFi和FF?
均为负边沿型触发器,试根据P3.4(b)所示CLK和X信号波形,画出Q1和Q2的波形(设FFi,FF?
的初始状态均为0)
CLK
X
2.
Q
3.5试根据P3・5(a)所示电路,画出在CLK和X信号(如图P3.8(b)所示)作用下所对应的Q1及Q2的波形(设各触发器的初始状态为
0)
QL
a
第四章可编程逻辑器件习题
4.1编写四输入与非门的VHDL程序
Libraryieee;
Useieee.Std_logic_l164.all;
Entitynand4is
Port(a,b,c,d:
instd__logic;
Y:
outstd_logic);
Endnand4;
Architecturenand4_lofnand4is
Begin
Variabletmp:
std_logic_vector(3downto0);
=>
yv=T;
=>
yv=1;
yv二<
],;
yv=TJ=>
二〉yv二(V;
y<
=T;
yv=TJ=〉yv=T;
yv='
O'
;
Tmp:
=a&
b&
c&
d;
Casetmpis
When“0000”
When“0001”
When“0010”
When“0011”
When“0100”
When“0101”
When“0110”
When“0111”
When“1000”
When“1001”
When“1010”
When“1011”
When“1100”
When“1101”
When“1110”
When“1111”
Endcase
Endnand4_l;
4.2编写同或门的VHDL程序
Useieee.Std_logic_1164.all;
Entityxnor_gateis
Port(A:
instd_logic;
B:
F:
Endxnor_gate;
Architecturertlofxnor_gateis
Process(A,B)
Variablecomb:
std_logic_vector(1downto0);
Comb:
二A&
Casecombis
When“00”二〉Fv二T;
When“01”=>
Fv='
;
When“10”=>
When“11”=>
F<
=T;
Endrtl;
4.3写出可以实现下述函数的VHDL程序
(1)X=A+B
Entityexam4.3」is
Port(A,B:
inbit;
Y:
outbit);
Endexam4.3.1;
Architecturebehaveofexam4.3・1is
Yv=(AorB);
Endbehave;
(2)K=ABC
Entityexam4.3.2is
Port(A,B,C:
Endexam4.3.2;
Architecturebehaveofexam4.3.2is
std_logic_vector(2downto0);
=A&
B&
C;
When“101”=>
二T;
When“others”=〉yv='
Endprocess
(3)Z=A+B+C
Entitynotoris
instdjogic;
Endnotor;
Architecturebehaveofnotoris
Y<
=AnorBnorC;
Endbeh;
4.4编写图P4.1所示逻辑电路的VHDL程序
Entityexam4.4is
instd」ogic;
F:
Endexam4.4;
Architecturebehaveofexam4.4is
SignalPi,P2,P3,P4:
Bit;
Pi<
=AnandBnandC;
P2<
=AnandPj;
P3<
=P]andB;
P4<
=P|andC;
Fv=P2norP3norP4;
Endexam4.4;
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