王小玲DDR存储器关键技术分析Word文件下载.docx
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DDR3;
Highdatarate;
Lowpowerconsumption;
Technicalanalysis
在无数的电子产品发展中,从电脑到游戏机到电视再到通讯设备,半导体存储器都发挥着重要的作用。
JEDEC(JointElectronDeviceEngineeringCouncil)标准包含了如今半导体存储器市场上每一个关键特征。
微电子产业标准机构JEDEC固态技术研究会在2012年9月发布了下一代同步DDR内存技术标准:
DDR4。
它规定了更高性能和稳定性以及更低的功耗。
相对于以前几代的DRAM内存技术,又是一次新的突破。
目前,DDR3SDRAM广泛用作PC机和服务器的内存。
但是,随着诸如智能手机、平板电脑等移动设备的迅猛增长,我们需要大量的服务器系统。
并且,网络带宽容量和多媒体容量越来越高,这些都驱使我们开发更高性能服务器系统[1]。
内存是服务器系统的关键部分之一,这就促使了新一代低功耗高性能的DDR出现——DDR4。
三星早在2011年初便推出了30nm到39nm工艺下2GBDDR4内存模组,而Hynix海力士(现代旗下)也与同年4
作者简介:
王小玲,(1988-),女,硕士研究生,E-mail
月推出了2400MT/s的2GBDDR4。
2012年9月新思科技公司(Synopsys)宣布其DesignWareDDR接口IP产品组合已经实现扩充,以使其包括了对基于新兴的DDR4标准的下一代SDRAM。
同月,Cadence公司也宣布,其DDR4SDRAMPHY和存储控制器DesignIP的首批产品在TSMC的28HPM和28HP技术工艺上通过验证[2]。
DDR4提供了一系列创新特性来获得高的速度和广阔的应用包括,服务器、笔记本、台式机和消费类产品。
因此,研究DDR4的技术标准,具有十分重要的意义。
1DDR4与DDR3不同之处
DDR4SDRAM将是下一代电脑和服务器的内存。
相比目前的DDR3SDRAM,DDR4内存技术具有更高的性能、更好的稳定性和更低的功耗的优势,进步显着。
基本特征
表1是DDR4内存与DDR3内存的一些基本参数对比。
表1DDR4与DDR3基本参数对比
Specitems
DDR3
DDR4
Speed
~
Density
512Mbp~8Gb
2Gb~16Gb
Voltage
(VDD/VDDQ/VPP)
NA
NA)
Vref
External(VDD/2)
Internal(training)
DataIO
CTT(34ohm)
POD(34ohm)
#ofbanks
8
16(4BG)
Pagesize
1KB/1KB/2KB
512B/1KB/2KB
DDR4内存沿袭了DDR的本质架构,它的首要任务就是提升传输频率,其它的很多改进也都与此息息相关。
DDR4的数据传输速度比DDR3快了一倍,它的起始数据传输率为s,初期最高值为s,也就是相当于最低DDR4-1600、最高DDR4-3200。
考虑到DDR3已经大大超过了最初设计的s,DDR4日后速率继续提升的可能性也是非常大的,预期最高传输速率可达到s[3]。
除了提高速率以外,降低电压也是每一代DDR内存的任务,这是降低功耗的主要因素之一。
DDR3的电压标准为,DDR4将标准电压降低到了,也就是新的JEDECPOD12接口标准(工作电压),未来还有望进一步下调。
值得一提的是当前很多的移动智能终端都已采用了的低功耗(如LPDDR)内存。
而下一代产品LPDDR3,将能在现有的基础上降低35%至40%的功耗,但它的成本会比DDR4高出40%(LPDDR产品生产成本更为昂贵)[3]。
此外,DDR4还增加了一个的辅助电源Vpp来降低电荷充放电时的负荷。
DDR4数据总线中的一个显着变化是参考电压VREFDQ从外部集成到内部,这是与终端截止方案的改变配合改变的。
新的终端截止方案放弃原来的从中间抽取终止CTT(CenterTappedTermination),采取了“伪开漏”POD(pseudoopendrain)方式。
换句话说,在DDR4中数据总线的终止电压不是VDDQ的一半,而是可以转移终止到等于VDDQ,这样做可以降低寄生引脚电容和I/O终端功耗,并且即使VDD电压降低的情况下也能保证稳定。
POD技术也用于显卡内存GDDR5(GraphicsDDR5)中,有效的降低了功耗。
不同于GDDR5的是,DDR4的通道环境可以随着系统架构的改变而改变[3]。
这就需要不同的参考电压供选择,因此把参考电压集成到内部。
DQ0~DQ3中的任意一位可用来表示内部参考电压Vref,根据供应商确定使用哪个DQ表示。
核心架构
表2DDR4与DDR3的核心架构
Items
#ofBK
16(x4/8),8(x16)
#ofBG
-
4(x4/8),2(x16)
1KB(x4/8),2KB(x16)
512B/x4,1KB/x8,2KB/x16
Package
78/96ballsFBGApitch
SameasDDR3
Module
240pin/204pin
284pin/256pin
ORG
x4/8/16/32
Type
SO-DIMM/U/R/LR
DDR、DDR2、DDR3分别是2n、4n、8n预取,每一代都翻一番,但是DDR4依然停留在了8n预取上,也就是内部数据率是外部频率的1/8。
Bank群组结构是一个8n预取群组结构,它可以使用两个或者四个Bank组,这允许DDR4内存在每个Bank群组单独被激活、读取、写入或刷新操作,这样可以带来更高的内存和带宽,尤其是在小容量内存颗粒的时候。
DDR4的单个内存颗粒容量为2Gb-16Gb,DDR3最高为8Gb。
同时提供了三种数据宽度:
X4,X8和X16。
DDR3里的所有Bank都是共享I/O栅极结构的,DDR4则进行了分组优化调度,不同分组之间的写入-读取转换速度会更快。
DDR3有8个bank,DDR4在X4/X8下有16个bank,分为4个bank组,每个组4个bank。
X16下有8个bank,2个bank组,每组4个bank。
在不提高突发长度的前提下,Bank组结构对于提高数率非常重要。
按照之前的惯例,DDR内存的突发长度总是比前一代提高一倍。
它来自于这样一个事实,内存的核心操作周期基本固定在5ns。
通过双倍预取数据和突发长度,DDR3的数率从DDR2的800MT/s提高为1600MT/s。
但是,突发长度提到16时,对大多数系统而言都太长了。
因此,DDR4采用了bank组的结构,如果不采用bank组的交叉访问,DDR4的最高带宽将无法实现。
在相同的频率下访问不同的bank组中的bank,命令时间间隔commandtocommand(CCL)将比访问同一个bank组中的bank减小一半[1-3]。
功能特性
表3DDR4的功能特性
Items
Note
CMDencoding
V
Keeppincount
Preambletraining
CAL
Power
InternalDQVref
Speed/Power
LowPowerArraySelfRefresh
TemperatureControlledAutoRefresh
CAparitycheck
Reliability
CRC
DBI
Maxpowersaving
2tCKpreamble
Geardownmode
PerDRAMAddressability
Power/Speed
MPRreadout
ODTControl
Finegranularityrefresh
Power/Efficiency
BoundaryScan
Singleloadstacking
FastSRexit
Efficiency
Andmore…
注:
“V”代表valid。
正常和动态的ODT:
改进ODT协议,并且采用新的ParkMode模式可以允许正常终结和动态吸入终结,而不需要去驱动ODTPin。
数据总线倒置(DBI):
可降低IO功耗并且通过降低同时切换输出SSO(SimultaneousSwitchOutput)提升数据信号完整性。
用DBI_n信号标志传输数据是否翻转:
DBI_n为低表示数据在DDR4中已经翻转过,为高则表示没有翻转是原数据。
写操作DBI有效时,内存翻转输入的数据。
读操作DBI有效时,此时必须有数据第0位上的一个字节值大于4,才翻转数据,否则不翻转[4]。
GDDR5DRAM中也使用了DBI技术,但是,具体细节和需求不同。
作为主存,面积和电流降低对比于成本高的GDDRSDRAM而言更重要。
为了保证数据即使在高频下的稳定传输,DDR4采用了双重错误检测方案,即针对数据通道的CRC(cyclicredundancycheck)循环冗余校验方案和针对命令地址通道的CA(Command/Address)Parity奇偶校验。
新的数据总线循环冗余校验技术在写操作时支持,在读操作时不支持。
写入CRC可以在DDR4数据总线上提供实时的错误检测,保证数据传送的完整性,特别对非ECC内存进行写入操作时有帮助。
在DDR4内存中,CRC是基于72比特、突发长度固定为8的,这72比特由64位突发数据加上8位CRC组成。
通过设置模式寄存器,CRC编码被加到突发数据的末尾。
DDR4并不是第一个使用CRC方案的内存,在GraphicsDDRDRAM中早就使用了。
如果有CRC错误,内存阻塞写操作并丢弃数据[4]。
通过MR5使能奇偶校验功能。
奇偶校验会带来延时,延时由MRS配置。
通过设置模式寄存器可以让DBI引脚为DM引脚。
DDR4用ALERT_n引脚标记CRC错误和命令地址奇偶校验错误。
在错误之后,ALERT_n信号变低,经过内部一段时间后恢复成高。
模组架构方面的改变
表4DDR3与DDR4模组架构
DIMMPinCount(PinPitch)
240pin204pin
284pin256pin
PCBBottomEdge
Flat
Step&
Ramp
DIMMWidth
DIMMThickness
DataBuffer
1Buffer
9Buffers
DDR3、DDR4内存条外观相同的有:
内存颗粒封装形式、DIMM类型。
DDR4拓扑结构也将有改进,它放弃了每channel连多个DIMM的结构,而采用DIMM和channel之间的点对点连接。
DDR4内存的DIMM针脚数是284,对应于DDR2/DDR3内存的240针。
同时针脚间距变成取代,更紧凑。
DIMM内存条的长度维持不变,高度从略微增加到,这使得信号布线更容易。
内存条厚度也提高了,从原来的变成,主要是信号层的数量增多了。
宽度多了从到。
内存条上的数据还从也从1个大幅增加到了9个[4-5]。
2DDR4的新技术特性
除了上述与DDR3对比的性能以外,DDR4还有如下一些新技术特性[4]:
●MR3新增了设置细粒度刷新模式,刷新时间间隔可为原来的1/2、1/4。
●多重目的寄存器:
四个页面(Pages),每页有四个8-bit寄存器,总共16个。
●支持最大化节约功耗模式,进入该模式后,DDR4不需要保证数据保留或响应任何外部命令。
●DDR4内存容量大于等于8Gb时,在X16下,从任意状态,使能TEN(连接测试使能位)后,进入边界扫描测试状态。
●DM/DBI/TDQS共用同一个引脚。
写操作时:
DM/DBI都可以使用,但是不能同时使用。
读操作时:
只有DBI可使用。
TDQS功能被允许后,DM/DBI不可使用。
●支持命令/地址延迟模式CAL(CommandAddressLatency),来节约功耗。
CAL是CS_n有效至CMD/ADDR有效之间的时钟周期,它给DDR4时间在命令发出之前使能命令地址接收器。
一旦命令地址被锁存之后,接收器即可释放。
对于连续命令,DDR4会让接收器在发送命令序列期间一直有效。
●DDR3模式寄存器有4个,而DDR4的模式寄存器变成7个,通过BG0、BG1、BA0、BA1来选择。
与DDR3不同,在上电和复位初始化时,为了防止DRAM功能错误,给模式寄存器设置了默认值。
有些模式寄存器配置会影响到当前输入地址、命令、控制功能等,这些情况下,下一个MRS命令可以在当前MRS命令完成以后发出,而不必遵从tMRD的限制。
有些功能要耗时大于tMOD,这种类型的MRS不遵从tMOD限制,它们有自己独立的MRS步骤。
●DDR4的命令编码:
虽然DDR4操作基本与DDR3一致,但是在命令格式上相对于以前几代的SDRAM,它做了一个主要的改变。
用新的命令信号ACT_n为低来表示激活(行打开)命令。
以前DDR3通过/RAS=L,/CAS=Hand/WE=H组合一起定义激活命令的方式将不再采用,只需要用ACT_n来标示即可,为低时激活命令有效。
●预期DDR4的存储密度会提高,TSV、3D堆叠工艺也成了DDR4的一个关键要素,可在单个信号载入中堆叠最多八个内存设备,用片选信号C0、C1、C2来选择堆叠的芯片。
3结束语
DDR4技术标准的发布是下一代DRAM生产的里程碑,本文结合JEDEC标准对DDR4进行了系统初步的分析,更高的性能、更低的功耗使DDR4成为下一代企业和消费者产品有吸引力的存储器解决方案。
尽管三星、海力士、美光等厂商之前都已经陆续造出了不同规格的DDR4内存样品,但这次最终标准的发布将促使他们扩大生产。
据市场分析组织iSuppli预计到2014年DDR4将获得较大市场份额,2015年应该会占到所有售出的DRAM的一半,成为内存市场的主力军[6]。
参考文献
[1].KyominSohn,TaesikNa,IndalSong,YongShim,WonilBae,SangheeKang,DongsuLee,HangyunJung,SeokhunHyun,HankiJeoung,Ki-WonLee,Jun-SeokPark,JongeunLee,ByunghyunLee,InwooJun,JuseopPark,JunghwanPark,HundaiChoi,SangheeKim,HaeyoungChung,YoungChoi,Dae-HeeJung,ByungchulKim,Jung-HwanChoi,Seong-JinJang,Chi-WookKim,Jung-BaeLee,JooSunChoi.A30nms/pin4GbDDR4SDRAMWithDual-ErrorDetectionandPVT-TolerantData-FetchScheme[J].IEEEJournalofSolid-StateCircuits,2013,48
(1):
168-177.
[2].杨杰,说三道四DDR4标准简析[J],电脑迷,2012,(22):
41.
[3].Samsung,DDR4vs.DDR3(ComparisonMatrix)[EB/OL],DDR4Workshop2012,2012.
[4].JESD79-4,DDR4SDRAMStandardofJEDECSOLIDSTATETECHNOLOGYASSOCIATION[S],2012.
[5].JESD79-3E,DDR3SDRAMStandardofJEDECSOLIDSTATETECHNOLOGYASSOCIATION,2010.
DDR4时代的来临[EB/OL].
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