Cyclone II代芯片分析Word文档格式.docx
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在此,论文主要讲解了板卡的组成、内部设计及仿真,其中内部实现包括:
原理图、PCB图的绘制和VHDL程序的编写。
Cyclone系列芯片的结构分析
Cyclone现场可编程逻辑阵列芯片系列是一款低价格中等密度的FPGA,采用0.13μm的全铜SRAM工艺,容量从2910个逻辑单元到20060个逻辑单元(LEs:
LogicElements),1.5v内核。
Cyclone的性价比较高,它提供用于时钟控制的锁相环(PLLs:
Phase-LockedLoops),同时它还有一个专用的双倍数据传输率(DDR)接口用于满足DDRSDARM和FCRAM(fastcycleRAM)存储器的需要,Cylone器件支持多种I/O标准接口,包括数据传输率可达311Mbps的LVDS(LowVoltageDifferentialSignaling,低电压差分信号)和66MHz/32bits的PCI接口,同时还支持ASSP(Application-specificStandardProducts)和ASIC(Application-specificIntegratedCircuit)器件。
Altera也提供了一种新式的低价格的串行配置器件用于配置Cyclone芯片。
Cyclone的LE
每个LE的可编程寄存器能够配置成D、T、JK或RS触发器,每个寄存器有数据、真正的异步装入数据、时钟、时钟使能、清零和异步装入/重置输入。
全局信号、通用的I/O管脚或任意的内部逻辑都能驱动寄存器的时钟和清零控制信号;
通用的I/O管脚或者内部逻辑能够驱动时钟使能、重置、异步加载和异步数据。
异步加载数据输入来自于LE的data3输入。
当用于组合功能时,LUT输出绕过寄存器直接通到LE的输出。
每个LE有三个输出用于驱动局部和行/列布线资源,而LUT或者寄存器输出
能够独立地驱动这三个输出。
其中,两个LE输出用于驱动行/列和直接链路布线,另一个用于驱动局部的互连资源,这使得LUT在驱动一个输出的同时寄存器能够驱动另一个输出。
这个特性称为寄存器打包(registerpacking),它使得器件能将寄存器和LUT用于两个独立的功能,从而提高了器件的利用率。
另一个特殊的封装模式允许寄存器输出反馈回同一个LE的LUT,从而使得寄存器能够用它自己的扇出LUT来进行封装,这为器件适配的改进提供了另一种机制。
.LE的操作模式
Cyclone的LE能够工作于下面的两种模式中:
正常模式和动态算术模式,这两种模式对LE资源的使用情况存在差异。
每种模式LE均含有八个输入——四个来自LAB局部互连的数据输入,来自前一个LE的carry-in0和carry-in1,来自前一个LAB进位链的LABcarry-in,以及寄存器链路。
这些输入被连到不同的目的地以实现所要求的逻辑函数。
LAB范围内的信号为寄存器提供时钟,异步清零,异步重置/加载,同步清零,同步加载和时钟使能控制。
这些LAB范围内的信号在所有LE模式中均存在,而addnsub控制信号仅在算术模式中可用。
正常模式适合于一般的逻辑应用和组合函数;
动态算术模式用于实现加法器,计数器,累加器和比较器时非常理想。
进位选择链
在动态算术模式下,进位选择链为LEs间提供了一种非常快速的进位选择函数,它使用冗余进位计算来提高进位函数的速度。
LE被用于并行计算carry-in的输出。
来自低次位的carry-in0和carry-in1信号通过并行进位链前馈到高次位,并供给LUT和进位链的下一部分。
进位选择链可从LABs中的任一LE开始。
清零/重置逻辑控制
LAB范围内的信号用于控制寄存器清零和重置信号逻辑。
LE直接支持一个异步清零和重置功能,寄存器通过将异步加载置为逻辑高电平达到重置的效果。
Cyclone器件支持同步重置/异步加载和异步清零信号,如果两个信号同时被声明,则异步清零信号的优先级较高。
每个LAB可支持两个清零信号和一个重置信号。
除了清零和重置端口外,Cyclone器件还提供了一个重置管脚DEV_CLRn用于重置器件中的全部寄存器。
在QuartusII软件编译前设置一个选项即可控制这个管脚,这个重置信号优先于所有其它的控制信号。
嵌入式存储器
Cyclone嵌入式存储器是由M4K存储块列组成的。
EP1C3和EP1C6器件有一列M4K存储块;
EP1C12和EP1C20器件有两列M4K存储块(参见表一)。
M4K存储块能实现多种带奇偶校验或不带奇偶校验的存储器,包括真正的双端口RAM,简单的双端口RAM和单端口RAM,ROM和先入先出(FIFO)缓冲器。
M4K块支持如下的特性:
4608RAMbits200MHz的性能;
真正的双端口存储器;
简单的双端口存储器;
单端口存储器;
字节使能;
奇偶校验位;
移位寄存器;
先入先出(FIFO)缓存器;
ROM;
混合时钟模式。
存储模式
M4K存储块包括用于写同步的输入寄存器和输出寄存器,从而可实现流水线设计,提高了系统性能。
M4K存储块提供一个真正的双端口模式,用于支持任意组合的双端口操作:
不同的时钟频率下的同时读,同时写,或者边读边写。
除了真正的双端口存储器外,M4K存储块还支持简单的双端口RAM和单端口RAM。
简单双端口存储器支持同步的读和写,单端口存储器仅支持异步的读写
CycloneLE输入输出
•输入
4个数据
2个LE进位输入和1个LAB进位输入
一个动态加减控制
寄存器控制
•输出
2个LE进位输出
2个行、列、直连输出
1个本地输出
1个LUT级联和1个寄存器级联信号
CycloneLE特性
•4输入查找表(LUT)
•可配置寄存器
•2运行模式
•动态的加、减控制
•进位选择级联逻辑
•性能增强特性
CycloneLE工作模式
•普通模式
–通用的组合或寄存器逻辑
•动态算术模式
–为下列功能设计
加法器
计数器
累加器
比较器
CycloneII器件封装和最多用户I/O管脚
器件
144-PinTQFP
208-Pin
PQFP
240-PinPQFP
256-PinFineLineBGA
484-PinFineLineBGA
484-PinUltraFineLine
BGA
672-Pin
FineLine
896-Pin
EP2C5
89
142
—
158
EP2C8
85
138
182
EP2C8A
EP2C15A
152
315
EP2C20
EP2C20A
EP2C35
322
475
EP2C50
294
450
EP2C70
422
622
表1-2注释:
(1)在相同的封装下cycloneII设备支持直接替换(例如:
你能够在用484-pinFineLineBGA封装的EP2C20器件和具有相同的封装的EP2C35和EP2C50器件之间替换。
(2)QuartusII软件I/O管脚数包括额外的管脚,TDI,TDO,TMS,和TCK,这些管脚被用为通用的I/O管脚。
(3)TQFP=薄四方扁平封装
(4)PQFP=塑封四方扁平封装
(5)EP2C5F256和EP2C8F256器件支持直接替换。
不过,不是所有的单一数据选通(DQS)管脚和相关数据(DQ)管脚都是支持的。
用F256封装的EP2C5和EP2C15器件就不支持直接替换。
(6)EP2C5,EP2C8,和EP2C15A器件的I/O管脚数包括8个专用时钟管脚,并且这8个管脚能够被用作数据输入引脚。
EP2C20,EP2C35,EP2C50,和EP2C70器件的I/O管脚数包括16个专用时钟管脚,并且这16个管脚能够被用作数据输入引脚。
(7)EP2C8A,EP2C15A,和EP2C20A有快速接通的特性,有较短的上电复位的时间。
EP2C15A只能提供快速接通的型号。
(8)EP2C5选择性地支持快速接通的特点,拥有这个特点的型号用”A”在订购码中用标注出来。
EP2C5A只能提供汽车级型号。
参考cycloneII的汽车级器件手册部分。
在相同的封装下cycloneII设备支持直接替换(例如:
你能够在用672-pinFineLineBGA封装的EP2C35,EPC50和EP2C70器件之间移动。
)cycloneII系列支持的直接替换的例子在表格1-3中标注出来了。
直接替换的意思是你能够替换到某种器件上,这种器件的专门引脚,配置引脚和电源引脚在高密度器件中有着相同的封装。
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- Cyclone II代芯片分析 II 芯片 分析