集成电路课程设计报告三输入异或门电路文档格式.docx
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B
C
Y
F
1
三、电路设计:
3.1使用S—edit画出电路电路原理图
总电路图:
分模块电路图1与门
分模块电路图2:
反相器
3.2使用T-Spice对画出电路原理图进行电路仿真
电路仿真代码:
vvddVddGND5.0
vaAGndPULSE(05200n0.3n0.3n200n400n)vbBGndPULSE(05100n0.3n0.3n100n200n)vcCGndPULSE(0550n0.3n0.3n50n100n).tran/op1n400nmethod=bdf
.printtranv(Y)v(Y)v(C)v(B)v(A)
3.3电路仿真结果:
输入信号:
输出结果:
版图设计:
四、
4.1设计规则
序号
名称
Ruledistanee/lambda
1.1
WellMinimumWidth
10.000
1.3
WelltoWell(SamePotential)
Spacing
6.000
2.1
ActiveMinimumWidth
3.000
2.2
ActivetoActiveSpacing
2.3a
Source/DrainActivetoWellEdge
5.000
2.3b
Source/DrainActivetoWellSpace
2.4a
WellContact(Active)toWellEdge
2.4b
SubsContact(Active)toWell
3.1
PolyMinimumWidth
2.000
3.2
PolytoPolySpacing
3.3
GateExtensionoutofActive
3.4a/4.1a
Source/DrainWidth
3.4b/4.1b
3.5
PolytoActiveSpacing
1.000
4.2a/2.5
ActivetoN-SelectEdge
4.2b/2.5
ActivetoP-SelectEdge
4.3a
SelectEdgetoActCnt
4.4a
SelectMinimumWidth
4.4c
SelecttoSelectSpacing
5.1A
PolyContactExactSize
5.3A
PolyContacttoPolyContactSpacing
6.4A
ActiveContacttoGateSpacing
7.1
Metal1MinimumWidth
7.2
Metal1toMetal1Spacing
7.3
Metal1OverlapofPolyContact
7.4
Metal1OverlapofActiveContact
8.1
ViaExactSize
8.2
ViatoViaSpacing
8.3
MetallOverlapofVia
8.4a
ViatoPolyContactspacing
8.5b
ViatoActiveContactSpacing
8.5a
ViatoPolySpacing
Via(OnPoly)toPolyEdge
8.5c
ViatoActiveSpacing
8.5d
Via(OnActive)toActiveEdge
9.1
Metal2MinimumWidth
9.2
Metal2toMetal2Spacing
4.000
9.3
Metal2OverlapofVia1
4.2选用工艺、光刻胶类型
2.0微米硅栅N阱CMO工艺
光刻胶类型:
光刻版的阴阳由采用的光刻胶决定,当要求图形窗口去除时,用正胶则光刻版为黑板,即只有曝光区的胶在曝光、显影后去除;
反之,用负胶则为白版。
除非有特殊要求,一套版子最好采用相同的光刻胶。
正胶
4.3光刻版版次和阴阳
WHB
标记
光刻胶
阴阳(黑白)
N阱
M
黑
2
有源区
3
多晶硅
白
4
硼掺杂(P+)
1
5
磷掺杂(N+)
小、
6
刻孔
7
刻蚀金属1
8
刻孔via
9
刻蚀金属2
4.4对位标记、对位次序、胖瘦标记
-m;
;
二
'
忌
光刻版对位次序:
MtM;
M3tM;
M4宀M;
M5宀Mi;
M7TM;
M9TM;
M8tM;
胖瘦标记:
B1~■
Im
t
11"
'
B1"
-•-B
a
■
・・
r
4.5检测电路设计:
PMO验测
NMO验测
N阱检测
4.6工艺流程:
(N阱CMO工艺)
1.衬底准备,选用P型衬底;
2.衬底氧化,生成和;
3.N-阱光刻,形成阱版;
4N-阱注入,N-阱推进,退火,清洁表面;
5.生长薄氧化硅、长氮化硅;
6.光刻场区(active反版);
7.N管场区光刻、注入;
8.场区氧化(LOCO),只是局部氧化;
9.清洁有源区表面、长栅氧;
10.阈值电压调整区光刻、注入;
11.多晶淀积掺杂、掺杂、光刻;
12.进行N管LDD光刻、注入;
13.进行P管LDD光刻、注入;
14.侧墙氧化物淀积、侧墙腐蚀;
15.用P-plus掩膜版光刻后进行P+有源区注入;
16.用N-plus掩膜版光刻后进行N+有源区注入;
17.淀积绝缘膜BPSG
18.用接触孔掩膜版光刻出金属1与有源区、多晶硅的接触孔;
19.用N-plus掩膜版光刻后对接触孔进行N+注入;
20.淀积金属膜,用金属1掩膜版反刻金属1,形成金属1与有源区、多晶硅的连线;
21.淀积绝缘膜,用通孔掩膜版光刻出金属2与金属1的接触孔;
22.淀积金属膜,用金属2掩膜版反刻金属2,形成金属2与金属1的连线;
23.淀积钝化膜后,用钝压窗口光刻板光刻出压焊窗口。
4.7版图设计:
N阱:
"
-!
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:
-LI.-:
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lill!
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M:
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■,>
./■.*■••lllll-l'
f竹r—i'
4J『Mlxur4gsllq.1・f-sUm_■
.1»
1%1L.1%1LI.
硼掺杂(P+):
磷掺杂(N+):
刻蚀金属2:
分模块版图1:
与门
dd
总版图
---
Jal
EtFfLtrf
4.8DRC检测:
VerificationErrorNdvig^tor
1曾1/网脣丨克丨日划回丨blX叶吋一帥
Noerrorstodisplay.
RunDR匚orExtractbofindruleviohtiorsanddisplaythemhere.
4.9版图电学性能测试:
使用T-Spice对画出电路版图进行电路仿真电路仿真代码:
输入输出信号:
4.10主要薄膜种类及性能参数要求(包括氧化、隔离、屏蔽、电阻、
互连、钝化等所有薄膜的厚度、电阻率及特殊要求)
1.预氧化;
200nm1100-1150C,干湿干
干氧氧化:
湿氧氧化
氧化消耗的Si与生成的SiO2的厚度比:
特点:
氧化层致密,Si-SiO2界面陡峭,界面态密度低,氧化速率不高,获得厚氧化层困难。
2.APCVD沉积SiO2;
500nm,430-450C
低温、常压、生长速率大、沉积膜疏松
设备:
SP片片盒N.代体嘶头N3I!
装片片盘
3.栅氧化;
80nm
原理:
氧化炉
设备图:
4.Al-Si溅射沉积;
厚1.1pm
为了保证半导体与金属间有可靠的接触,必须在连线光刻完成后做合金处理,
对Al-Si连线,在温度为430-450C的N2/H2(4:
1)混合气体(Forminggas)中进行合金,时间约30min。
H2的加入是为了降低CMOS器件的界面态。
多功能离子束增强沉积设备
溅射镀膜是利用气体放电辉光产生的正离子在电场作用下高速轰击阴极靶,使靶材中的原子(或分子)逸出而淀积到被镀衬底(或工件)的表面,形成所需要的薄膜。
气体:
Ar
设备图:
5.
MM
—抽魁?
拥片卫魄空去
电制悌
沉积钝化层;
PECVDSiOxNy800nm或PI
五、自我总结(包括正确性、规范性、可用性、创新点、不足)
这次课程设计,我学到了很多东西。
为了完成这次课程设计,我进行了大量
的准备,通过互联网、图书馆以及翻看课本等方式查阅了很多资料,对异或门进行了充分的了解,对TannerTools软件工具进行细致的了解,和做了很多练习,掌握了基本的操作,对《集成电路设计基础》课本上有关CMOS路和TTL电路等
一系列知识又进行了一次认真的复习。
与此同时,我不仅在图书馆查阅了一些课外文献,更是通过互联网与其他人进行了交流探讨,得到了一些宝贵的资料。
互联网使得学习的空间更加开放,眼界不再被局限在课本教材,知识量能够增加很多。
通过本次设计异或门逻辑电路,我对COM集成电路设计又有了更深刻的
认识与理解。
同时,我了解了一个COM集成电路从研发到制作再到生产的一
系列流程,更为我以后的就业做了一定的铺垫,也让我认识到了理论与生产实践的根本区别以及联系。
在设计之前我必须认真小心,因为有一点点的失误就可能导致我的设计进程停滞不前,甚至需要重头再来,耗时耗力,得不偿失。
同时,还不能贪图捷径、一味图快,抑或妄想省力、耍些小聪明,再则疏忽大意,不去按照设计规则去做,省去了一些设计流程,结果恰恰就是这些原因使自己的设计错误不断。
同时,我提高了系统分析能力,认识到事物之间的联系性、系统性。
首先,在今后的学习工作中,我要学会把系统分析的思想运用到生活之中;
其次,我要提高运用辨证的眼光来看待生活中的方方面面,从而提升自己的工作能力,这将会使我更加理性、更加客观、更加全面地看待与分析事物。
在工程运用的方面,虽然很多芯片具有相似的功能,但是要根据实际情况,综合地考虑实际电路的需求,运用系统分析思维方式来挑选最适合的芯片。
其实,学以致用,就是要我们把学习中学会的知识、思维方式、思想方法运用到实际生活中。
六、指导教师意见
成绩
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