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实验名称
D触发器
实验时间
2014年5月23日
实验室
同析楼114
一.实验预习
1.实验目的:
(1)掌握D触发器的工作原理;
(2)
掌握VHDL编程语言的使用,学习基本时序元件的VHDL表达;
2.实验原理、实验流程或装置示意图:
最简单、最常用、最具代表性的时序元件时D触发器,它是现代数字系统设计中最基本的底层元件,甚至是ASIC设计的标准单元。
JK和T等触发器都可以由D触发器构建而来。
D触发器的描述包含了VHDL对时序电路的最基本和经典的表达方式,同时也包含了VHDL许多最具特色的语言现象。
具有边沿触发性能的D触发器(图1),只有当上升沿到来时,其输入的Q的数值才会随输入口D的数据而改变,在这里我们称之为更新。
图1D触发器
凡在时钟信号作用下逻辑功能符合表2-1特性表所规定的逻辑功能者叫做D触发器。
从特性表写出D触发器的特性方程为:
Qn+1=D。
D触发器的特性表
在试验中的VHDL代码中,条件语句的判断表达式“clk'
event
and
clk='
1'
”
是用于检测时钟信号CLK的上升沿,即如果检测到CLK的上升沿,此表达式将输出TRUE。
因此这也可称为边沿敏感表达式。
关键词EVENT是信号属性函数,也包含在IEEE库的std_logic_1164程序包。
用来获得信号行为信息的函数称之为信号属性函数。
VHDL通过通过以下表达式来测定某信号的跳变(变化)情况:
<
信号名>
`EVENT
短语“CLK
EVENT”就是对CLK标示符的信号在当前的一个极小的时间段δ内发生事件的情况进行检测。
所谓发生事件,就是CLK在其数据类型的取值范围内发生变化,从一种取值变到另一种取值(或电平方式)。
如果CLK的数据类型定义为STD_LOGIC,则在δ时间段内,CLK从其数据类型允许的9种值中的任何一个值向另一值跳变,如由0变成1、由1变成0或由Z变成0,都认为发生了事件,于是次表达式将输出一个布尔值TRUE,否则FALSE。
3.实验设备及材料
电脑一台,QuartusII实验平台,EDA实验箱
4.实验方法步骤及注意事项
1、启动Quartus
II
5.1:
在Windows操作系统下,单击“开始”,选择“程序”,再选择“altera”选项下的“Quartus
5.1”命令。
2、新建工程:
在File菜单中选择New
Project
Wizard„,弹出对话框如图2-1所示
在这个对话框中,第一行是需要你指定项目保存的路径,支持含中文字符的路径,第二行是需要你为这个项目取一个名称,第三行是需要你为这个项目的顶层实体取个名称,如实验不需要使用芯片,这三个设定好后,点击“finish”。
出现如下界面
3、在file中点击new,建立VHDLfile文件,如下图
4、在本工程中输入VHDL代码。
主要事项:
实验过程中认真分析实验原理编写代码,防止书本、书包等物品与实验设备接触,以免造成不必要的麻烦。
二.实验内容
1.实验现象与结果
1、D触发器VHDL语言程序如下:
LIBRARYIEEE;
USEIEEE.STD_LOGIC_1164.ALL;
ENTITYdff1IS
PORT(CLK,D:
INSTD_LOGIC;
Q:
OUTSTD_LOGIC);
END;
ARCHITECTUREaOFdff1IS
SIGNALQ1:
STD_LOGIC;
BEGIN
PROCESS(CLK,Q1)
IFCLK'
EVENTANDCLK='
THENQ1<
=D;
ENDIF;
ENDPROCESS;
Q<
=Q1;
ENDa;
2、功能仿真
3、引脚配置:
Symbol
写的程序是通过了,但是不知道写的程序是否实现自己设想的功能,接下来对这个程序进行仿真。
进行仿真首先需要建立一个仿真文件:
点击file->
new,然后在DeviceDesignFiles,SoftwareFiles,OtherFiles中选择OtherFiles,然后选择最下面一个“VectorWaveformFile”,新建一个波形仿真文件,见下图:
新建完一个新的波形文件后,在左边的空白处点击右键,选择“InsertNodeorBus”,或者点击edit->
InsertNodeorBus。
在点击完InsertNodeorBus后会出现一个对话框:
点击“NodeFinder…”
对话框中“Filter”为“滤除器”,“List”为“列出”,在滤除器选项中,可滤除掉自己不想要的一些信号,然后点击“List”按钮,就在“NodeFound”下列出在这个程序中需要仿真的信号和总线,然后我们把这些有用的信号加入到“SelectedNodes”下,然后点击OK,回到原先的界面,在点击“OK”。
下面为输入信号加激励信号,CLK为时钟信号,那我们就给它一个时钟激励:
点击Edit->
Value->
Clock,出现一个对话框,在这个对话框中,我们可以设定这个时钟激励的周期(频率),相位,以及占空比等参数,设定后,点击“OK”:
然后保存,一般仿真的模块取什么名字,仿真文件也取什么名字,以方便日后文件的管理和调用,我们以dff_logic.vwf名字保存。
然后点击Tool->
SimulatorTool,见下图:
选择时序仿真,点击Start,开始仿真,结束后点击“Report”。
至此,完成了程序的设计和仿真,可以把它生成一个模块符号,以便在以后图形文件中调用,点击File->
Create/Update->
CreateSymbolFilesforCurrentFile,见下图:
观察分析波形:
还可以进一步了解信号的延时情况。
2.对实验现象、实验结果的分析及其结论
通过Quartus
II软件的顺利编程,实现了D触发器的VHDL设计,从功能仿真图中可以看到,当CLK上升沿到来时,其输入的Q的数值才会随输入口D的数据而改变。
对于同步时序逻辑电路,因为时钟脉冲对电路的控制作用,所以无论输入信号时电平信号还是脉冲信号,对电路引起的状态响应都是相同的。
而对于异步时序逻辑电路,电路中没有统一的时钟脉冲信号同步,电路状态的改变是外部输入信号变化直接作用的结果;
在状态转移过程中,各存储元件的状态变化不一定发生在同一时刻,不同状态的维持时间不一定相,并且可能出现非稳定状态。
对输入信号的形式有所区分,输入电平信号与脉冲信号,对电路引起的状态响应是不同的。
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