注以下是我自己做的习题的部分答案并且把助教的作业答案结合在.docx
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注以下是我自己做的习题的部分答案并且把助教的作业答案结合在
注:
以下是我自己做的习题的部分答案并且把助教的作业答案结合在一起了,可能有不对的地方,大家自己改改吧!
祝大家好运!
1.第一个MOS晶体管是哪一年出现的,是谁做出的。
为什么MOS晶体管比双极晶体管出现晚了十几年但是MOS集成电路的发展很快超过双极集成电路。
1960年Kahng和Atalla制作的。
MOS晶体管比起双极型晶体管结构简单、占用面积小,特别是MOS晶体管工作电流小,功耗低,且便于隔离,这些优点有利于集成化,因此发展的很快。
2.什么是摩尔定律。
摩尔定律是Intel公司创始人之一摩尔提出的集成电路发展趋势。
他指出:
一、特征尺寸不断缩小,每三年缩小倍;二、芯片面积不断增大,每三年增大1.5倍;三、器件和电路结构不断改进。
3.什么是Scaling-down,它对集成电路的发展有什么重要作用。
如果在缩小尺寸的过程中能够保证器件内部的电场强度不变,则器件性能就不会退化。
由此CE等比例缩小定律提出:
所有几何尺寸,包括横向和纵向尺寸,都缩小k倍;衬底掺杂浓度增大k倍;电源电压下降k倍。
影响:
–集成度倍增长
–电路的速度增大k倍
–功耗降低了倍
对比:
CV等比例缩小定律
要求:
所有几何尺寸都缩小k倍;电源电压保持不变;衬底掺杂浓度增大k2倍
影响:
–集成度增大倍
–电路的速度提高倍
–功耗k倍增大,功耗密度倍增加
4.什么是LOCOS工艺,它有什么优缺点。
硅的局部热氧化工艺,用来形成厚的场氧化层。
优点:
很好的隔离效果,减少氧化层台阶问题
缺点:
鸟嘴问题
5.深亚微米CMOS工艺的主要改进是什么。
⑴浅沟槽隔离代替隔离
⑵外延双阱工艺代替单阱工艺
⑶逆向掺杂和环绕掺杂代替均匀的沟道掺杂
⑷对NMOS和PMOS分别采用n+硅栅和p+硅栅
⑸在沟道两端形成很浅的源、漏延伸区
⑹硅化物自对准结构
⑺铜互连代替铝互连
6.根据阈值电压公式定性分析NMOS和PMOS分别采用n+和p+硅栅的CMOS比共同采用n+硅栅的CMOS性能优越。
为什么不统一采用p+硅栅,或者NMOS采用p+硅栅、PMOS采用n+硅栅。
忽略缺陷电荷作用,由于
(负)(正)(正)(正)(负)(负)
如果采用N+,则Vtn《Vtp,反之,Vtn》Vtp
7.小尺寸MOS器件为什么采用SDE结构,随着尺寸缩小形成SDE结构遇到的挑战是什么。
由于MOS晶体管沟道长度减小,短沟效应严重影响性能。
因此应使栅氧化层厚度和源漏结深与沟道长度一起等比例减小,但是简单的减小将使计生电阻增大,因此采用SED。
浅结有利于抑制短沟效应,主要的源漏区结深不必减小的太多,有利于减小源漏串联电阻。
8.双极工艺中n+埋层的作用是什么,磷穿透的作用是什么。
减小晶体管收集区的串联电阻
减弱寄生PNP管效应
磷穿透:
形成集电区深接触,由于磷的扩散系数大
9.现代先进双极晶体管结构的三个基本特征是什么,画出一个先进双极晶体管结构的剖面示意图。
先进的双极工艺都具有自对准工艺、多晶硅发射极技术和深槽隔离技术这三个关键特征
10.画出一个PMOS晶体管的平面图和剖面图,标出L、W、tox、xj,版图设计的沟道长度是0.8μm,沟道宽度是4μm。
如果工艺加工中形成的鸟嘴长度是0.15μm,结深是0.1μm,制作好的MOS晶体管的实际沟道长度和沟道宽度是多少。
实际沟道长度和宽度为:
11.对pn结隔离的双极工艺,如果外延层杂质浓度为Nepi=2×1016cm-3,外延时埋层表面浓度Ns-BL=4×1019cm-3,电源电压5V,集电结结深xjc=1.6μm,自建势Vbi=0.7V,隔离扩散需要3小时,隔离扩散前生长750nm厚的氧化层,根据上述工艺分析对外延层厚度的要求。
埋层向上扩散的距离用下式计算:
扩散系数D=1.5×10-13。
解:
外延层厚度。
考虑最坏情况,BC结加最大反相偏压,有BC结耗尽层厚度
埋层反扩
则外延层厚度
12.根据典型的SBC晶体管平面结构图(书中图2.4-8),如果DBL-I、DC-I、DB-I、DC-B和D’E-B最小尺寸都是5μm,DE-B、DE-E和DB-B最小尺寸都是2μm,最小发射区面积6μm×18μm,估算一个单基极、单发射极、单集电极的晶体管的最小隔离岛面积。
解:
设接触孔最小尺寸为2μm,则有
横向尺寸
纵向尺寸
故最小面积
13.下图的MOS晶体管各是什么类型,标明每个MOS晶体管的栅、源、漏极,分析它们的工作状态,设所有晶体管的阈值电压的绝对值都是1V。
问题:
1.耗尽型管子,阈值电压是负值,其余一致。
2.管子饱和与否需要比较Vgs-Vth与Vds的相对大小。
3.(b)形式的栅-漏短接管是典型的饱和型nmos负载的接法。
解:
(a)增强型NMOSFET,,工作于线性区。
(b)增强型NMOSFET,,工作于饱和区。
(c)耗尽型NMOSFET,,工作于饱和区。
(d)增强型PMOSFET,,工作于线性区。
S、D、G端口略。
14.如图所示,M1和M2两管串联,且VB 1)若都是NMOS,它们各工作在什么状态? 2)若都是PMOS,它们各工作在什么状态? 3)证明两管串联的等效导电因子是Keff=K1K2/(K1+K2)。 问题: 1.首先要判断管子导通或者截止,然后再判断饱和或者线性。 从电荷传输的角度看,如果Vc过低(Vc 只有当Vc 2.等效的概念: 将两个MOS管合为一个,看其I-V特性,等效出来的Keff。 因此需要从电流方程入手,而不是从器件结构和工艺参数入手。 3.电流方程形式并非在任何情况下都有用,需要分情况讨论! 解: 1)设中间节点为C。 分析知当电压满足VB 于是对M1而言,有,即 Vc 又VG-VT 而对M2而言,有,故M2工作于线性区。 2)依据NMOSFET和PMOSFET的电压反转对称性知,若两管都是PMOSFET,则M1工作于线性区,M2工作于饱和区。 3)取一例证明。 以此题中的NMOSFET和给定的偏压为例,两个NMOS管等效为一个NMOS管后,依VB 故对M1、M2和等效管Meff有: 则有由==知: 即Keff=K1K2/(K1+K2) 一个NPN晶体管,根据以下工作电压判断晶体管的工作状态: 1)VBE=0.7V,VBC=–4.3V 2)VBE=0,VBC=–5V 3)VBE=0.7V,VBC=0.4V 4)VBE=–3V,VBC=0.6V 问题: 1.正偏vs导通: BE结BC结(大信号vs小信号) 工作模式 发射结 集电结 截止 反偏 反偏 放大 正偏 反偏 饱和 正偏 正偏 反向工作 反偏 正偏 解: 依上表,有: 1)放大区【VBE=0.7V已经可以导通】 2)截止区 3)饱和区【取VCES=0.3V,此时已经进入饱和区】 4)反向工作区(或称“反向放大区”)【C区低掺杂,VBC=0.6V已经可以导通】 15.如图电路,分析NPN和PNP晶体管的工作状态(截止、放大、饱和),计算其集电极电流IC,NPN晶体管参数如下: β=100,VBE(on)=0.7V,VCES=0.2V;PNP晶体管的参数如下: β=80,VBE(on)=–0.7V,VCES=–0.2V;考虑以下3种电阻值情况: a)RB=5kΩ,RC=1kΩ; b)RB=50kΩ,RC=0.5kΩ; c)RB=10kΩ,RC=250Ω。 问题: 1.需要判断管子是导通还是截止,RB——基极限流电阻,其作用是限制Ib,对管子的导通与截止状态影响不大。 2.PN结正向导通后,电流对电压的指数依赖关系,使得电压变化260mV就导致电流增大倍,因此可以忽略基极的电压变化而认为Vbe=Vbe(on)。 3.负载电阻Rc。 分析NPN管在Rc增大的过程中Vc的变化。 解: 以NPN管为例,Vcc=5V,则BE结导通,管子一定处于放大区或者饱和区。 将管子的饱和临界点定义在=处(也有说法称之为深饱和临界点),则 基极电流,假设管子处于放大区,有,则 代入数据,得到管子处于放大区的条件: 。 于是有, (a)=5<89.58,工作于饱和区,=4.8mA (b)=100>89.58,工作于放大区,=8.6mA (c)=40<89.58,工作于饱和区,=19.2mA 如果是PNP管,只有=80变化,则代入得到放大区的条件为: >71.67。 则有: (a)=5<71.67,工作于饱和区,=4.8mA (b)=100>71.67,工作于放大区,=6.88mA (c)=40<71.67,工作于饱和区,=19.2mA 引申: 定义饱和因子S=,给出双极晶体管工作于放大区和饱和区的条件(浅饱和、深饱和)。 16.设计一个4kΩ的基区扩散电阻版图,扩散层方块电阻为200Ω/□,结深0.2μm,针对书上给的0.25μm工艺水平的设计规则,接触孔和拐角处的修正系数均为0.5,电阻上流经的最大电流是0.15mA,如果制版引入的条宽误差是±0.015μm,光刻引入的条宽的误差是±0.025μm,若要求电阻相对误差ΔR/R≤10%,应如何设计电阻图形。 如果用多晶硅实现该电阻,多晶硅方块电阻为150Ω/□应如何设计电阻版图。 问题: 1.有源区宽度而非有源区注入框的宽度决定了基区扩散电阻在设计规则上的最小条宽。 2.Wmin3=△W/(ΔR/R)近似的成立条件: L>>W。 数学推导: 故而有,一般=,又未被考虑。 3.如果设计成折叠电阻,则计入电阻长度的尺寸并非中心线而是内边缘的长度(拐角修正k2的意义)。 4.不同形状的端头,其修正因子差异很大,如果设计成胖形电阻,其端头修正因子k1=0。 5.多晶硅电阻计算时,没有项,或者说a=0。 6.计算出Wmin后无需再加入△W项进行修正。 解: 对于基区扩散电阻,首先确定最小条宽Wmin: (1)设计规则给出Wmin1=0.3μm; (2)功耗限制给出 (3)电阻误差给出Wmin3=△W/(ΔR/R)=(0.015μm+0.025μm)/0.1=0.4μm 故有,可取Wmin=1μm。 按照设计规则,引线孔最小为0.3μm×0.3μm,而有源区最小覆盖为0.1μm,所以引线孔处最小宽度0.5μm<1μm,考虑使用简单胖形直条电阻,此时K1=0,a=0.8,n=0,代入电阻公式得到L=23.2μm。 因为L过大,考虑用2个拐角的折叠电阻,此时n=2,取k2=0.5,有L=22μm。 可取L1=L3=10μm,L2=2μm,见图所示。 若采用多晶硅电阻实现,因为多晶硅承载电流的能力很大,不成为限制因素,所以 (1)设计规则给出Wmin1=0.25μm; (2)电阻误差给出Wmin2=△W/(ΔR/R)=(0.015μm+0.025μm)/0.1=0.4μm 故有,可取Wmin=0.4μm。 采用瘦形电阻
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