服务器与存储技术课程知识点Word文档下载推荐.docx

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机器字长：

指CPU一次能处理的数据的位数。

通常与CPU的寄存器的位数有关，字长越长，数的表示范围越大，精度也越高。

机器字长也会影响计算机的运算速度。

数据通路宽度：

数据总线一次能并行传送的数据位数。

存储容量：

指能存储信息的最大容量，通常以字节来衡量。

一般包含主存容量和辅存容量。

运算速度：

通常用MIPS（每秒百万条指令）、MFLOPS（每秒百万次浮点运算）或CPI（执行一条指令所需的时钟周期数）来衡量。

CPU执行时间是指CPU对特定程序的执行时间。

主频：

机器内部主时钟的运行频率，是衡量机器速度的重要参数。

吞吐量：

指流入、处理和流出系统的信息速率。

它主要取决于主存的存取周期。

存储周期（memorycycletime）指连续启动两次独立的存储器操作（例如连续两次读操作）所需间隔的最小时间

响应时间：

计算机系统对特定事件的响应时间，如实时响应外部中断的时间等。

8.存储容量单位的关系：

10进制和2进制

在计算机中，最小的存储容量单位是位（bit），最基本的存储容量单位是字节（Byte）。

其次还有千字节（KB），兆字节（MB），吉字节（GB）等。

它们之间的换算关系为：

1Byte=8bit

1KB=1024Byte

1MB=1024KB

1GB=1024MB

9..存储器的分类：

按介质分类、按存取方式分类、按存储器的作用分类、按信息的可保存性分类

按存储介质分

半导体存储器

（2）磁表面存储器（3）光盘存储器

按存取方式分类

随机存储器RAM（RandomAccessMemory）

只读存储器ROM（ReadonlyMemory）

串行访问存储器

按存储器的作用分类

分类一：

内部存储器

半导体存储器

外部存储器

磁盘存储器

分类二：

主存储器

高速缓冲存储器

辅助存储器

按信息的可保存性分类

易失性存储器：

断电后信息消失。

半导体读写存储器RAM。

非易失性存储器：

断电后仍能保存信息。

磁性材料做成的是非易失性存储器。

10.存储器的层次结构：

三级存储器结构、两个层次

三级层次结构来构成存储系统，主要是由高速缓冲存储器cache，主存储器，和辅助存储器组成。

整个结构又可以看成两个层次：

他们分别是主存---辅存层次和Cache---主存层次

主存--辅存层次作为一个存储整体，形成的可寻存储空间比主存储器空间大得多。

由于辅存的容量大，价格低，是的存储系统的整体平均价格低。

由于Cache的存取速度可以喝cpu的工作速度相媲美，所以cache--主存层次可以缩小主存和cpu之间的速度差距，从整体上提高存储器系统的存取速度。

尽管cache成本高，但是由于容量小，故不会使存储系统的整体价格增加。

主存储器的分类

主存储器又称内存

随机存储器（RAM）

ROM是只读存储器

PROM是可编程ROM

EPROM是可擦除的PROM

EEPROM是电可擦除PROM

闪速存储器（FlashMemory

动态存储器的刷新

刷新：

对DRAM定期进行的全部重写过程；

刷新原因：

因电容泄漏而引起的DRAM所存信息的衰减需要及时补充，因此安排了定期刷新操作；

常用的刷新方法有三种：

集中式、分散式、异步式。

集中式：

在最大刷新间隔时间内，集中安排一段时间进行刷新，存在CPU访存死时间。

分散式：

在每个读/写周期之后插入一个刷新周期，无CPU访存死时间。

异步式：

是集中式和分散式的折衷。

只读存储器ROM的分类

ROM

可编程只读存储器

可编程可擦除只读存储器

一次编程只读内存

电子可擦除可编程只读存储器

闪速存储器

存储器的位扩展、存储器的字扩展、存储器的字和位扩展

1、位扩展

位扩展是指存储芯片的字（单元）数满足要求而位数不够，需对每个存储单元的位数进行扩展。

例：

用1K×

4的2114芯片构成lK×

8的存储器系统。

分析：

每个芯片的容量为1K，满足存储器系统的容量要求。

但由于每个芯片只能提供4位数据，故需用2片这样的芯片，它们分别提供4位数据至系统的数据总线，以满足存储器系统的字长要求。

2 

、字扩充

字扩展用于存储芯片的位数满足要求而字数不够的情况，是对存储单元数量的扩展。

例 

：

用2K×

8的2716Ａ存储器芯片组成8K×

8的存储器系统

由于每个芯片的字长为8位，故满足存储器系统的字长要求。

但由于每个芯片只能提供2K个存储单元，故需用4片这样的芯片，以满足存储器系统的容量要求。

3 

、同时进行位扩充与字扩充

存储器芯片的字长和容量均不符合存储器系统的要求，需要用多片这样的芯片同时进行位扩充和字扩充，以满足系统的要求。

4的2114芯片组成2K×

分析：

由于芯片的字长为4位，因此首先需用采用位扩充的方法，用两片芯片组成1K×

8的存储器。

再采用字扩充的方法来扩充容量，使用两组经过上述位扩充的芯片组来完成。

内存容量的计算、存储芯片数量的计算、存储芯片的连接

内存的容量一般都是2的整次方倍，比如64MB、128MB、256MB等。

按照计算机的二进制方式，1Byte=8bit；

1KB=1024Byte；

1MB=1024KB；

1GB=1024MB；

1TB=1024GB。

存储芯片计算例题：

内存按字节编址，地址为0B4000H--0DBFFFH,若用存储容量为32K*8bit的存储器芯片构成内存，至少需要多少片？

首先用0DBFFFH-0B4000H+1得到内存的容量028000H，换算成十进制是163840（以字节B为单位）；

因为每个存储器芯片的容量为32KB，所以，我们要将前面计算的结果换算成KB，也就是说用前面的结果除以1024（化成KB），即163840/1024=160KB，最后用得到的结果除以32就可以了，即160/32=5。

现代计算机系统中提高存储器速度的方法

（1）采用更高速的主存储器，或加长存储器的字长；

（2）采用并行操作的双端口存储器；

（3）在CPU和主存储器之间插入一个高速缓冲存储器（Cache），以缩短读出时间；

（4）在每个存储器周期中存取几个字．（采用交叉存储器）

17、三种校验方法

偶校验码、海明校验码、循环冗余校验码（CRC）

18、奇偶校验计算

奇偶校验原理：

通过计算数据中“1”的个数是奇数还是偶数来判断数据的正确性。

在被校验的数据后加一位校验位或校验字符用作校验码实现校验。

校验位的生成方法

奇校验：

确保整个被传输的数据中“1”的个数是奇数个，即载荷数据中“1”的个数是奇数个时校验位填“0”，否则填“1”；

偶校验：

确保整个被传输的数据中“1”的个数是偶数个，即载荷数据中“1”的个数是奇数个时校验位填“1”，否则填“0”。

使用奇偶校验码校验的特点：

校验处理过程简单，但如果数据中发生多位数据错误就可能检测不出来，更检测不到错误发生在哪一位；

主要应用于低速数字通信系统中，一般异步传输模式选用偶校验，同步传输模式选用奇校验

海明码校验计算

海明码是一种可以纠正一位差错的编码。

它是利用在信息位为k

位，增加r位冗余位，构成一个n=k+r位的码字！

它必须满足以下关系式2r≥k+r+1或2r≥n+1

把所有2的幂次方的数据位标记为奇偶校验位（编号为1，2，

4，8，16，32，64等的位置）

位置一：

校验1位，跳过一位，校验一位，跳过一位（1，3

，5，7，9，11，13....）

位置2：

校验2位，跳过2位，校验2位，跳过2位（2，3，6

，7，10，11，14，15....）

位置4：

校验4位，跳过4位，校验4位，跳过4位（4，5，6

，7，12，13，14，15....）

位置8：

校验8位，跳过8位，校验8位，跳过8位（8-15，

24-31...）

附上一例题

01101110→海明码生成和校验过程（按偶）

对应的校验位为_？

代表要设置的比特位

____0__110__1110

位置1：

检查1，3，5，7，9，11

？

__0__110__11101的个数为奇数所以？

=1

即1__0__110__1110

位置2：

检查2，3，6，7，10，11

1？

0__110__11101的个数为奇数所以？

即110__110__1110

位置4：

检查4，5，6，7，12

110？

110__11101的个数为偶数所以？

=0

即1100110__1110

位置8：

检查8，9，10，11，12

1100110__11101的个数为奇数所以？

即110011011110

所以海明码为110011011110

海明码→传输信息海明码为0100111

（按偶）

纠错

P1=1

3

5

7=0无错可知第六位出错了

P2=2

6

7=1有错逻辑异或相异的1

P4=4

7=1有错

P4p2p1=110

纠正后0100101

去除校验位后得到信息0101

高速缓冲存储器工作基础

　高速缓冲存储器就是根据程序的局部性原理，可以在主存和CPU通用寄存器之间设置一个高速的容量相对比较小的存储器，把正在执行的指令地址附近的一部分指令或者数据从主存调入这个存储器，供CPU在一段时间内使用，这样就能相对的提高CPU的运算速度。

他介于主存和CPU之间，这样的高速小容量存储器称为高速缓冲存储器。

21、Cache地址映象变换机构：

三种

直接映像全相连映像组相连映像

22、Cache替换策略有哪些

1.随机法（RAND法）

2.先进先出法（FIFO法）

3.最近最少使用法（LRU法）

23、全相联映象：

方法与优缺点

∙全相连：

主存与Cache的划分：

将主存与Cache划分成若干个大小相等的块。

∙主存与Cache的映像：

主存中每一块都可以调到Cache中的每一块。

∙特点：

优点：

访问灵活，冲突率低，只有Cache满时才会出现在冲突。

缺点：

地址变换比较复杂，速度相对慢。

∙主存与Cache的地址组成：

主存：

块号+块内地址

Cache：

直接映象：

∙直接：

将主存根据Cache的大小分成若干分区，Cache也分成若干个相等的块，主存的每个分区也分成与Cache相等的块。

主存中的每一个分区由于大小相同，可以与整个Cache相像，其中的每一块正好配对。

编号不一致的块是不能相互映像的。

地址变换简单。

每块相互对应，不够灵活。

区号+块号+块内地址

组相联映象：

∙组相连：

主存根据Cache大小划分成若干个区，每个区内划分成若干个组，每个组再划分成若干个块。

划分成若干个组，每个组划分成若干个块。

主存的每个分区与Cache采用直接映像，主存的每个组之内采用全相联映像。

融合了直接映像与全相联映像两种映像方式，结合了两者的优据点。

具体实现容易，命中率与全相联映像接近。

区号+组号+块号+块内地址

组号+块号+块内地址

FIFO算法

按照进程进入就绪队列的先后次序来选择。

即每当进入进程调度，总是把就绪队列的队首进程投入运行。

27、最不经常使用算法LFU

28、近期最少使用算法LRU

LFU算法是根据在一段时间里数据项被使用的次数选择出最少使用的数据项，即根据使用次数的差异来决定。

而LRU是根据使用时间的差异来决定的

随机替换算法RR

分时系统的一种调度算法。

轮转的基本思想是，将CPU的处理时间划分成一个个的时间片，就绪队列中的进程轮流运行一个时间片。

当时间片结束时，就强迫进程让出CPU，该进程进入就绪队列，等待下一次调度，同时，进程调度又去选择就绪队列中的一个进程，分配给它一个时间片，以投入运行。

按数据传送方式分总线分类

按信息传送的方向，总线可分为单向总线和双向总线。

按传送信息的类型分，总线可分为：

数据总线（传送数据）、地址总线（传送地址）和控制总线（传送控制信号）。

31、总线的主要技术参数：

总线位宽、总线工作频率、总线带宽、时钟同步/异步、总线控制方式

32、总线判优控制分为哪些？

总线判优方式:

集中式—总线控制逻辑集中的一处;

分布式—总线控制逻辑分布在连接总线的各部件或设备中.

集中控制的三种常见优先权仲裁方式

链式查询方式:

用3条控制线进行控制:

计数器定时查询方式:

（3）独立请求方式

33、链式查询方式（串联式控制方式）

BS（总线忙）;

BR（总线讲求）;

BG（总线允许）.

特征:

将BG串行地从一部件（I/O接口）送到下一个部件,直到到达有请求的部件为止.

优先权位置:

离总线控制器最近的部件具有最高使用权,离它越远,优先权越低.

电路:

链式查询靠接口的优先权排队电路实现.

计数定时查询方式

总线上的任一设备要求使用总线时,通过BR线发出总线请求.中央仲裁器接到请求信号以后,在BS线为"

0"

的情况下让计数器开始计数,计数值通过一组地址线发向各设备.每个设备接口都有一个设备地址判别电路,当地址线上的计数值与请求总线的设备地址相一致时,该设备置"

1"

BS线,获得了总线使用权,此时中止计数查询.

独立请求方式（并联式控制）

●工作原理:

每一个共享总线的设备均有一对总线请求线BRi和总线授权线BGi.当设备要求使用总线时,便发出该设备的请求信号.总线控制器中的排队电路决定首先响应哪个设备的请求,给设备以授权信号BGi.

●优点:

响应时间快,确定优先响应的设备所花费的时间少,用不着一个设备接一个设备地查询.

其次,对优先次序的控制相当灵活,可以预先固定也可以通过程序来改变优先次序;

还可以用屏蔽（禁止）某个请求的办法,不响应来自无效设备的请求.

总线通信控制有哪些？

同步、异步、半同步、分离式通信。

指令的构成

操作码和操作数，操作码决定要完成的操作，操作数指参加运算的数据及其所在的单元地址。

在计算机中，操作要求和操作数地址都由二进制数码表示，分别称作操作码和地址码，整条指令以二进制编码的形式存放在存储器中。

操作码的功能

指令系统的每一条指令都有一个操作码，它表示该指令应进行什么性质的操作。

34、地址码的功能

让操作指令找到所操作的对象

40、指令分为：

定长和变长

41、操作码分为：

定长和变长（Huffman编码、扩展编码）

42、指令操作码扩展技术

43、指令的种类

（1）算术运算指令

（2）逻辑运算指令

（3）数据传送指令

（4）移位操作指令

（5）堆栈及堆栈操作指令.

（6）字符串处理指令.

（7）输入输出（I/O）指令.

（8）其它指令:

特权指令,转移指令

寻址方式、数据寻址方式

寻址方式就是处理器根据指令中给出的地址信息来寻找物理地址的方式。

一种是顺序寻址方式,另一种是跳跃寻址方式

数据寻址方式：

（1）立即寻址方式

（2）寄存器寻址方式

（3）直接寻址方式

（4）寄存器间接寻址方式

（5）直接变址寻址方式

（6）基址变址寻址方式

（7）相对基址变址寻址方式

45、立即寻址、直接寻址、隐含寻址、间接寻址、寄存器寻址、基址寻址、变址寻址、相对寻址、堆栈寻址：

寻址方式的过程和寻址地址的计算

46、CPU的功能

处理指令执行操作控制时间处理数据

中央处理器（CPU，CentralProcessingUnit）是一块超大规模的集成电路，是一台计算机的运算核心（Core）和控制核心（ControlUnit）。

它的功能主要是解释计算机指令以及处理计算机软件中的数据。

CPU的组成

CPU内部结构大概可以分为控制单元、运算单元、存储单元和时钟等几个主要部分。

RISC技术和CISC技术

RISC（精简指令集计算机）和CISC（复杂指令集计算机）是当前CPU的两种架构。

它们的区别在于不同的CPU设计理念和方法。

它们主要有：

（1）指令系统：

RISC设计者把主要精力放在那些经常使用的指令上，尽量使它们具有简单高效的特色。

对不常用的功能，常通过组合指令来完成。

因此，在RISC机器上实现特殊功能时，效率可能较低。

但可以利用流水技术和超标量技术加以改进和弥补。

而CISC计算机的指令系统比较丰富，有专用指令来完成特定的功能。

因此，处理特殊任务效率较高。

（2）存储器操作：

RISC对存储器操作有限制，使控制简单化；

而CISC机器的存储器操作指令多，操作直接。

（3）程序：

RISC汇编语言程序一般需要较大的内存空间，实现特殊功能时程序复杂，不易设计；

而CISC汇编语言程序编程相对简单，科学计算及复杂操作的程序社设计相对容易，效率较高。

（4）中断：

RISC机器在一条指令执行的适当地方可以响应中断；

而CISC机器是在一条指令执行结束后响应中断。

（5）CPU：

RISCCPU包含有较少的单元电路，因而面积小、功耗低；

而CISCCPU包含有丰富的电路单元，因而功能强、面积大、功耗大。

（6）设计周期：

RISC微处理器结构简单，布局紧凑，设计周期短，且易于采用最新技术；

CISC微处理器结构复杂，设计周期长。

（7）用户使用：

RISC微处理器结构简单，指令规整，性能容易把握，易学易用；

CISC微处理器结构复杂，功能强大，实现特殊功能容易。

（8）应用范围：

由于RISC指令系统的确定与特定的应用领域有关，故RISC机器更适合于专用机；

而CISC机器则更适合于通用机。

49、指令周期分为哪几个部分

取指周期、间址周期、执行周期、中断周期

50、CPU的流水线技术原理

51、接口的作用

接口首先是是一种规范，其次接口有利于代码的复用，扩展性好，实现多继承,便于维护

52、输人输出设备的控制方式：

程序查询方式、程序中断方式、直接存储器存取方式（DMA）、I/O通道方式、I/O处理机方式

53、中断方式的工作流程

54、中断的步骤

大体上可以把中断全过程分为5个阶段：

中断请求、中断判优、中断响应、中断处理和中断返回。

55、中断源

（1）外部设备请求中断。

一般的外部设备（如键盘、打印机和A/D转换器等）在完成自身的操作后，向CPU发出中断请求，要求CPU为他服务。

　由计算机硬件异常或故障引起的中断，也称为内部异常中断。

（2）故障强迫中断。

计算机在一些关键部位都设有故障自动检测装置。

如运算溢出、存储器读出出错、外部设备故障、电源掉电以及其他报警信号等，这些装置的报警信号都能使CPU中断，进行相应的中断处理。

（3）实时时钟请求中断。

在控制中遇到定时检测和控制，为此常采用一个外部时钟电路（可编程）控制其时间间隔。

需要定时时，CPU发出命令使时钟电路开始工作，一旦到达规定时间，时钟电路发出中断请求，由CPU转去完成检测和控制工作。

（4）数据通道中断。

数据通道中断也称直接存储器存取（DMA）操作中断，如磁盘、磁带机或CRT等直接与存储器交换数据所要求的中断。

（5）程序自愿中断。

CPU执行了特殊指令（自陷指令）或由硬件电路引起的中断是程序自愿中断，是指当用户调试程序时，程序自愿中断检查中间结果或寻找错误所在而采用的检查手段，如断点中断和单步中断等。

56、中断优先级

为使系统能及时响应并处理发生的所有中断，系统根据引起中断事件的重要性和紧迫程度，硬件将中断源分为若干个级别，称作中断优先级。

引入多级中断是因为：

为使系统能及时的响应和处理所发生的紧迫中断，同时又不至于发生中断信号丢失，计算机发展早期在设计中断系统硬件时根据各种中断的轻重在线路上作出安排，从而使