数字电子技术基础习题册答案35章.docx
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数字电子技术基础习题册答案35章
《数字电子技术基础》
习题册
电子技术教研室编
班级:
:
工业大学
2010年9月
第3章逻辑代数及逻辑门
【3-1】填空
1、与模拟信号相比,数字信号的特点是它的离散性。
一个数字信号只有两种取值分别表示为0和1。
2、布尔代数中有三种最基本运算:
与、或和非,在此基础上又派生出五种基本运算,分别为与非、或非、异或、同或和与或非。
3、与运算的法则可概述为:
有“0”出0,全“1”出1;类似地或运算的法则为有”1”出”1”,全”0”出”0”。
4、摩根定理表示为:
=;=。
5、函数表达式Y=,则其对偶式为=。
6、根据反演规则,若Y=,则。
7、指出下列各式中哪些是四变量ABCD的最小项和最大项。
在最小项后的()里填入mi,在最大项后的()里填入Mi,其它填×(i为最小项或最大项的序号)。
(1)A+B+D(×);
(2)(m7);(3)ABC(×)
(4)AB(C+D)(×);(5)(M9);(6)A+B+CD(×);
8、函数式F=AB+BC+CD写成最小项之和的形式结果应为(3,6,7,11,12,13,14,15),写成最大项之积的形式结果应为0,1,2,4,5,8,9,10)
9、对逻辑运算判断下述说法是否正确,正确者在其后()打对号,反之打×。
(1)若X+Y=X+Z,则Y=Z;(×)
(2)若XY=XZ,则Y=Z;(×)
(3)若XY=XZ,则Y=Z;(√)
【3-2】用代数法化简下列各式
(1)F1=
(2)F2=
(3)(4)
【3-3】用卡诺图化简下列各式
(1)
(2)
(3)(4)
或
(5)(6)
(7)(8)
(9)
(10)F10=
【3-4】用卡诺图化简下列各式
(1)P1(A,B,C)=
(2)P2(A,B,C,D)=
(3)P3(A,B,C,D)=
(4)P4(A,B,C,D)=
【3-5】用卡诺图化简下列带有约束条件的逻辑函数
(1)
(2)P2(A,B,C,D)=
(3)P3=AB+AC=0
(4)P4=
(ABCD为互相排斥的一组变量,即在任何情况下它们之中不可能两个同时为1)
【3-6】已知:
Y1=Y2=
用卡诺图分别求出,,。
解:
先画出Y1和Y2的卡诺图,根据与、或和异或运算规则直接画出,,的卡诺图,再化简得到它们的逻辑表达式:
=
=
=
第4章集成门电路
【4-1】填空
1.在数字电路中,稳态时三极管一般工作在开关(放大,开关)状态。
在图4.1中,若UI<0,则晶体管截止(截止,饱和),此时UO=3.7V(5V,3.7V,2.3V);欲使晶体管处于饱和状态,UI需满足的条件为b(a.UI>0;b.;c.)。
在电路中其他参数不变的条件下,仅Rb减小时,晶体管的饱和程度加深(减轻,加深,不变);仅Rc减小时,饱和程度减轻(减轻,加深,不变)。
图中C的作用是加速(去耦,加速,隔直)。
图4.1图4.2
2.由TTL门组成的电路如图4.2所示,已知它们的输入短路电流为IS=1.6mA,高电平输入漏电流IR=40μA。
试问:
当A=B=1时,G1的灌(拉,灌)电流为3.2mA;A=0时,G1的拉(拉,灌)电流为。
3.图4.3中示出了某门电路的特性曲线,试据此确定它的下列参数:
输出高电平UOH=3V;输出低电平UOL=0.3V;输入短路电流IS=1.4mA;高电平输入漏电流IR=0.02mA;阈值电平UT=1.5V;开门电平UON=1.5V;关门电平UOFF=1.5V;低电平噪声容限UNL=1.2V;高电平噪声容限UNH=1.5V;最大灌电流IOLMax=15mA;扇出系数No=10。
图4.3
4.TTL门电路输入端悬空时,应视为高电平(高电平,低电平,不定);此时如用万用表测量输入端的电压,读数约为1.4V(3.5V,0V,1.4V)。
5.集电极开路门(OC门)在使用时须在输出与电源(输出与地,输出与输入,输出与电源)之间接一电阻。
6.CMOS门电路的特点:
静态功耗极低(很大,极低);而动态功耗随着工作频率的提高而增加(增加,减小,不变);输入电阻很大(很大,很小);噪声容限高(高,低,等)于TTL门
【4-2】电路如图4.4(a)~(f)所示,试写出其逻辑函数的表达式。
图4.4
解:
(a)(b)(c)
(d)(e)(f)
【4-3】图4.5中各电路中凡是能实现非功能的要打对号,否则打×。
图(a)为TTL
门电路,图(b)为CMOS门电路。
解:
(a)
(b)
图4.5
【4-4】要实现图4.6中各TTL门电路输出端所示的逻辑关系各门电路的接法是否正确?
如不正确,请予更正。
解:
图4.6
【4-5】TTL三态门电路如图4.7(a)所示,在图(b)所示输入波形的情况下,画出F端的波形。
(a)(b)
图4.7
解:
当时,;当时,。
于是,逻辑表达式
F的波形见解图所示。
【4-6】图4.8所示电路中G1为TTL三态门,G2为TTL与非门,万用表的阻20kΩ/V,量程5V。
当C=1或C=0以及S通或断等不同情况下,UO1和UO2的电位各是多少?
请填入表中,如果G2的悬空的输入端改接至0.3V,上述结果将有何变化?
图4.8
解:
C
S通
S断
1
1
UO1=1.4V
UO2=0.3V
UO1=0V
UO2=0.3V
0
0
UO1=3.6V
UO2=0.3V
UO1=3.6V
UO2=0.3V
若G2的悬空的输入端接至0.3V,结果如下表
C
S通
S断
1
1
UO1=0.3V
UO2=3.6V
UO1=0V
UO2=3.6V
0
0
UO1=3.6V
UO2=3.6V
UO1=3.6V
UO2=3.6V
【4-7】已知TTL逻辑门UoH=3V,UoL=0.3V,阈值电平UT=1.4V,试求图4.9电路中各电压表的读数。
解:
电压表读数V1=1.4V,V2=1.4V,V3=0.3V,V4=3V,V5=0.3V。
图4.9
【4-8】如图4.10(a)所示CMOS电路,已知各输入波形A、B、C如图(b)所示,R=10k,请画出F端的波形。
(a)(b)
图4.10
解:
当C=0时,输出端逻辑表达式为F=;当C=1时,F=,即,F=+C。
答案见下图。
【4-9】由CMOS传输门和反相器构成的电路如图4.11(a)所示,试画出在图(b)波形作用下的输出UO的波形(UI1=10VUI2=5V)
(a)(b)
图4.11
解:
输出波形见解图。
第5章组合数字电路
【5-1】分析图5.1所示电路的逻辑功能,写出输出的逻辑表达式,列出真值表,说明其逻辑功能。
图5.1
解:
【5-2】逻辑电路如图5.2所示:
1.写出S、C、P、L的函数表达式;
2.当取S和C作为电路的输出时,此电路的逻辑功能是什么?
图5.2
【5-2】解:
1.
L=YZ
2.当取S和C作为电路的输出时,此电路为全加器。
【5-3】图5.3是由3线/8线译码器74LS138和与非门构成的电路,试写出P1和P2的表达式,列出真值表,说明其逻辑功能。
图5.3
解:
或
【5-4】图5.4是由八选一数据选择器构成的电路,试写出当G1G0为各种不同的取值时的输出Y的表达式。
图5.4
解:
结果如表A5.4所示。
表A5.4
G1G0
Y
00
A
01
10
AB
11
【5-5】用与非门实现下列逻辑关系,要求电路最简。
解:
卡诺图化简如图A5.5所示。
图A5.5
将上述函数表达式转换为与非式,可用与非门实现,图略。
【5-6】某水仓装有大小两台水泵排水,如图5.6所示。
试设计一个水泵启动、停止逻辑控制电路。
具体要当水位在H以上时,大小水泵同时开动;水位在H、M之间时,只开大泵;水位在M、L之间时,只开小泵;水位在L以下时,停止排水。
(列出真值表,写出与或非型表达式,用与或非门实现,注意约束项的使用)
图5.6
解:
1.真值表如表A5.6所示;
表A5.6
HML
F2F1
000
00
001
01
010
××
011
10
100
××
101
××
110
××
111
11
2.卡诺图化简如图A5.6所示;
图A5.6
3.表达式为
或按虚线框化简可得。
图略。
【5-7】仿照全加器设计一个全减器,被减数A,减数B,低位借位信号J0,差D,向高位的借位J,要求:
1.列出真值表,写出D、J的表达式;
2.用二输入与非门实现;
3.用最小项译码器74LS138实现;
4.用双四选一数据选择器实现。
解:
1.设被减数为A,减数为B,低位借位为J0,差为D,借位为J。
列真值表如表A5.7所示。
表A5.7
ABJ0
DJ
000
00
001
11
010
11
011
01
100
10
101
00
110
00
111
11
化简可得
2.用二输入与非门实现的逻辑图见图A5.7(a)。
3.用74LS138实现的逻辑图见图A5.7(b)。
4.用双四选一数据选择器实现的逻辑图见图A5.7(c)。
(a)
(b)(c)
图A5.7
【5-8】设计一组合数字电路,输入为四位二进制码B3B2B1B0,当B3B2B1B0是BCD8421码时输出Y=1;否则Y=0。
列出真值表,写出与或非型表达式,用集电极开路门实现。
解:
1.根据题意直接填写函数卡诺图,如图A5.8(a)所示。
化简为0的最小项,可得输出Y的与或非式
2.用集电极开路门实现的逻辑图见图A5.8(b)。
(a)(b)
图A5.8
【5-9】试用最小项译码器74LS138和和一片74LS00实现逻辑函数
解:
本题有多种答案,答案之一如图A5.10所示,其余答案请同学自行设计。
图A5.10
【5-10】试用集成四位全加器74LS283和二输入与非门实现BCD8421码到BCD5421码的转换。
解:
将BCD8421码转换为BCD5421码时,则前五个数码不需改变,后五个数码需要加3,如表A5.11所示。
表A5.11
被加数(BCD8421)
加数
和(BCD5421)
A3
A2
A1
A0
B3
B2
B1
B0
S3
S2
S1
S0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
1
0
0
0
0
0
0
0
1
0
0
1
0
0
0
0
0
0
0
1
0
0
0
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