数电课设串行通信Word文件下载.docx
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(2)串行发/收端口FIFO缓存;
(3)发/收方奇偶校验位生成/检测;
(4)其他。
2设计过程及论文的基本要求
2.1设计过程的基本要求:
(1)基本部分必须完成,发挥部分可以在已给的范围或自己寻找资料的范围内任选;
(2)符合要求的设计报告一份,其中包括逻辑电路图、实际接线图各一份;
(3)设计题目必须仿真通过,设计过程的资料草稿上交;
(4)成绩的组成:
考勤、每天任务的完成工作量、答辩情况、报告;
2.2课程设计论文的基本要求:
(1)蓝黑色或黑色钢笔或碳素笔书写,不允许用圆珠笔。
项目齐全、字迹工整,有条件的可以打印。
(2)装订顺序:
封面、任务书、成绩评定表、中文摘要、关键词、目录、正文(正文的具体要求按老师讲课要求)、总结及致谢、参考文献、附录(逻辑电路图与实际接线图)。
3时间进度安排
顺序
阶段日期
计划完成内容
备注
1
2011.8.29
讲解主要设计内容,学生根据任务书做出原始框图
打分
2
2011.8.30
检查框图及初步原理图完成情况,讲解及纠正错误
3
2011.8.31
检查逻辑图并指出错误及纠正;
讲解接线图绘制及报告书写
4
2011.9.1
继续修正逻辑图,指导接线图绘制方法,布置答辩
5
2011.9.2
答辩、写报告
数字电子技术课程设计成绩评定表
系(部):
班级:
学生姓名
指导教师评审意见
评价
内容
具体要求
权重
评分
加权
分
调研
论证
能独立查阅文献,收集资料;
能制定课程设计方案和日程安排。
0.1
工作
能力
态度
工作态度认真,遵守纪律,出勤情况是否良好,能够独立完成设计工作。
0.2
量
按期圆满完成规定的设计任务,工作量饱满,难度适宜。
说明
书的
质量
说明书立论正确,论述充分,结论严谨合理,文字通顺,技术用语准确,符号统一,编号齐全,图表完备,书写工整规范。
0.5
指导教师评审成绩
(加权分合计乘以12)
分
加权分合计
指导教师签名:
年月日
评阅教师评审意见
查阅
文献
查阅文献有一定广泛性;
有综合归纳资料的能力。
工作量饱满,难度适中。
书的
0.3
评阅教师评审成绩
(加权分合计乘以8)
评阅教师签名:
课程设计总评成绩
中文摘要
社会日益进步,各个领域都迅猛发展。
数字电子技术的也迅速发展起来,为人们的生活提供了优越的条件,比如计算机,就是典型的电子技术应用实例。
数字电子技术基础使我们的专业基础课,更应该更好的学习和掌握。
这次课程设计为我们提供了实践的机会。
通信技术在电子技术得到发展的前提下,也很快发展起来。
我们这次的内容就是相关的题目——串行通信电路。
CPU与外部的信息交换称为通信(Communication)。
基本的通信方式有两种:
串行通信和并行通信。
串行通信,就是将信号一位一位的顺序传送。
串行通信与并行通信各有优点与缺点。
在并行通信中,数据有多少位就要有同样数量的传送线,而串行通信只要一条传送线。
故串行通信节省传送线,特别是当位数很多和长距离传送时,这个优点就更为突出。
例如,微型计算机要将数据传送到远方的终端,则常用通信线路进行传送,这时采用串行传送可以大大减少传送线,从而降低成本。
只是串行传送的速度慢,是并行的N倍(N是位数)。
如上所述,串行通信是一位一位的顺序传送,但是在计算机中数据是并行传送的,所以当数据由计算机送至数据终端时,先要把并行的数据转换成串行的再传送,而在计算机接收由终端送来的数据时,先要把串行的数据转换为并行的数据,才能处理加工,这样的转换就可以用逻辑电路图来实现,这也是我们这次课程设计的主要内容。
由于串行通信主要用于远距离传送,所以对传送的数据进行校验就是不宜缺少的环节,也是这次设计所研究的一个内容。
常用的方法是奇偶校验,在逻辑图中实现有一定的困难,但是我们都会尽力去思考完成的。
还有很多的问题都是我们在设计过程中自己去解决。
通信是现代社会必不可少的部分,所以更应该深刻的认识。
关键词代码加密模块,串变并转换模块,并变串转换模块,代码解密模块,发方检测
1设计任务描述
1.1设计题目:
串行通信电路
1.2设计要求:
1.2.1设计目的:
1.2.2基本要求:
(1)发方实现8bit码字的并串转换,使用单一电缆发送信号,收方实现串并转换后输出
1.2.3发挥部分:
(1)加密通信。
2设计思路
我们这次的课设题目是,串行通讯电路,目前串行通讯的做法在通讯领域是非常的普遍,因为远距离传送数据采用并行通讯的话那么传送多少位数据就得需要多少条传送线,然而串行通讯只需要一条传送线用于数据远距离传输,体现出其优越的经济价值,下面是我对本次课设具体的设计思路:
题目要求:
发方实现8bit码字的并串转换,使用单一电缆发送信号,收方实现串并转换后输出,所以我在整个电路的开始部分设计了一型号为8fadd的8位全加器用来接收发方输入的数据只要将被加数的数据设为“0”就可以获得发方发送的原始数据这样也就可以实现整个电路只具有一个输入端的功能,接下来就要到了设计电路的关键环节——并串转换单元。
并串转换单元的设计思路:
该模块主要由型号为74283的4位全加器,74151的8位数据选择器和74161的计数器构成,从8位全加器出来的数据会按顺序平均的分配给2个型号为74283的4位全加器(这么做我是想对发送的数据加密,这个我会在安全设备设计里面说明),用74161做一个8进制计数器,用产生74151的地址码选出对应的地址的数据,这样就实现了由并行传送到串行传送的转变。
收方数据准备完成判断电路:
该单元就是要检测出是否将待发的8位数据全部发出,若是发出该电路就会显示“1”否则显示“0”,所以这部分我使用了3输入的逻辑与门和用来生成数据选择器地址代码的8进制计数器共同完成。
串并转换单元的设计思路:
发方发送的数据经过远距离的串行传送之后接收方要将传送过来的数据进行串并转换,我的这部分设计用到型号为74164的2输入8输出的移位寄存器,将传送过来的数据并行输出出来。
这样我就实现了并串串并之间的转换。
安全设备设计思路:
首先要了解一个事实就是发方发送一组代码收方就要接到这组不失真的代码才能算是通讯成功,然而有某些信息不想被别人捷走,这样我们就需要通过对发送的代码进行加密操作,要是没有正确的解密码就得不到正确的代码,这样就可以有效的保护消息的安全性,所以我在本次课设的发挥部分里就选择了给发送的数据进行加密操作前面提到过的那2片74283就是用来对发送码进行加密用的,74283是4bit的全加器,同时我又用到2片74161计数器共同组成了时钟加密电路,具体的设计方法我会在后面设计的部分详细的说明。
有了加密设备对代码进行加密保护信息安全,防止他人盗取但同时收方要得到真实的代码则就需要解密设备才行,加码设备的核心就是加法器只不过我的被加数是由时钟产生的随机的二进制码所以我设计的解密设备就是在对应的加法器的基础上做一个减法器实现对数据的解码操作。
这样收方就可以获得真实的代码。
代码输出单元的设计思路:
由于我用到了数据选择器和一个8位移位寄存器所以我要得到的代码是经过特定时间后输出的结果,这样我就使用了型号为74374的寄存器等到正确的代码到来的时候将代码输出出来。
以上就是我的整体电路的设计思路。
3设计方框图
4各部分电路设计及调试
4.1串行通讯电路各模块设计及调试
4.1.1代码发送电路设计及调试
由于设计的内容是串行通信电路,为了满足代码发送由一个输入端实现,故在整个电路开始设计部分采用了型号是8fadd的8bit全加器,它可以实现8位的二进制数相加减。
为了清晰的说明该部分电路的设计,将部分的电路图列出,如图所示:
图4.1.1-1代码发送电路
图4.1.1-1是我设计的代码发送电路,其中发送方发送的数据代码为Dm1,Dm2一直到Dm8,从图中看到我将它们分别对应接到全加器的加数位上,为了将发送方的代码输出出去,所以我在全加器的被加数部分上全部接地。
出来的D1,D2一直到D7就会是发送方的全部数据代码,下面是验证该模块的部分参数设置仿真结果图:
图4.1.1-2数值输入电路仿真结果
仿真的结果经调试后结果与此部分设计的希望效果相一致,所以该模块工作正常,同时代码流入下到一个单元模块。
4.1.2代码加密模块的设计及调试
发送出来的信息都属于私人机密都需要进行保护,所以在整个串行通讯的过程中要进行加密保护,我的这部分模块就是对从上一个单元流进来的数据代码进行加密操作,我使用了2片742834bit全加器和2片74161计数器共同来实现了该电路的加密装置,具体的接线方式请参考图4.1.2-1所示:
图4.1.2-1代码加密接线图
(图4.1.1-3是我单独分析加密模块时设计的,完全是为了美观,其连入整体电路时的图不一样但是工作原理相同),从图中清新的看到从上一个单元流入的数据代码D1,D2,D3,D4,分别连到左面的74283的加数位置上;
D5,D6,D7,D8则分别连到右边的74283的加数位上。
图中又可以看到2片74161计数器分别对应的的接入74283的被加数位置上这样只要将“CIN”给入低电平就可以将原代码数据进行加和运算也就是产生了失真的代码,观察该模块是否如设计的希望结果,需要经过调试测验,图4.1.2-2为代码加密电路的仿真结果:
图4.1.2-2代码加密电路的仿真结果
我将D1和D5分别给入高电平(因为D4,D3,D2,D1可以看成是一个加密模块D8,D7,D6,D5可以看成另一个加密模块)。
从结果上看出每当CP上升沿来的时候数据代码都会加1所以这样就产生了有规律的失真代码,这位后面解码电路的设计提供了很大的方便。
4.1.3并串转换模块及反馈电路的设计及调试
该部分就是整个电路的核心部分之一,实现信号的并串转换功能,它具有很大的经济效益,比如远距离传送信号可以省下许多的资源,比较省钱等。
但是该模块实现的器件确是很简单,我就是用了74151数据选择器和74161计数器就实现了并串信号的转换,为了便于说明下面我引进该模块的设计电路图:
图4.1.3-1并串转换及反馈电路图
结合图中电路来进行说明,首先用74161做一个8进制的计数器,目的就是用来产生74151数据选择器的地址码,有了地址码之后74151就可以正常的工作了,将对应地址的数据选出来,这样就可以将并行输入的数据串行的发送出去了,同时我设计了一个反馈电路就是在74151的地址码的接线上接入一个3输入的与门,目的就是用来告诉发送方,接收方的代码已经准备完成,所以在其输出端接入一个LED检测灯,当D7上的数据被选中的时候LED上就是高电位小灯就会亮,这是我的设计思路,下面是我对该模块的调试检测过程,图4.1.3-2为串并转换电路的仿真电路图:
图4.1.3-2并串转换及反馈电路仿真图
从仿真结果上看每当CP上升沿来的时候输出端Y1就会将对应地址的数据发送出去,当地8个CP沿来到的时候也就是数据M8被选中的时候LED检测灯为高电平,所以从图中看到该电路成功的实现了并串转换及反馈功能。
4.1.4串并转换模块的设计及调试
当数据经过远距离的串行传输时候,到达收方之前需要将串行的数据转换成并行的数据输出出来,所以就需要用到串并转换模块,我的这部分电路设计使用的是2输入8输出的74164移位寄存器模块,当给其一个输入脉冲的时候他就可以将数据逐一的存入寄存器中,图4.1.4-1为并串转换电路设计图:
图4.1.4-1串并转换电路设计图
从并串转换电路里面出来的数据Y1在74164移位寄存器的A端口流入,而B端口接入高电平,当时钟CP2上升沿来到的时候74164就可以正常的工作了,图4.1.4-2为该模块的仿真结果:
图4.1.4-2串并转换电路仿真结果
从仿真结果中可以看到当CP时钟上升沿来到的时候,流入Y1的数据就会从移位寄存器的QA端一步一步的流到QH端,当移位寄存器的第一个数据流到QH端时此时移位寄存器中的数据就是并变串时的代码只不过位置相反,这样也就实现了数据由传到并的转换。
4.1.5代码解密模块的设计及调试
解密模块是非常重要的单元,信息代码经过加密后降低了私密信息被盗取的可能性,在很大程度上提升了信息的安全性,如果接收方没有解密模块那么想要破解密码获得发送方的信息是非常困难的,我在解密部分的电路设计同加密电路的设计过程相类似,只不过在加密的基础上曾加了一些逻辑元件,我做的代码加密其实就是给发送方输入的代码加上另一组随机的代码,来产生失真的代码从而达到加密的目的,所以想要解码其实就是找到随机加入的代码然后将其减掉,根据二进制数的算术运算方法可知,减法运算的原理是将减法运算变成加法运算进行的即就是加上被减数的补码,具体的计算公式如下:
若n位二进制的原码为
,则与它相对应的2的补码为:
补码与反码的关系式:
设两个数A、B想减,利用前面两式可得:
此式表明,A减B可由A加B的补码并减
完成,下面结合解码电路图来详细的说明,如图4.1.4-3所示:
图4.1.5-1代码解密电路图
(这样接线和加密设计时的电路图一样都是为了美观),但其原理功能和这个电路图中的解密模块一样,此时的CIN给高电平,图中74283移位寄存器上的进位端COUT不接输出即代表自动的实现减
操作。
只要将加密模块的时钟与解密模块的时钟设置相等就可以实现解码的功能。
接下来就是调试测验我的解密模块是否能够正常工作,为了清晰地看到解密效果,我们就需要参照加密设计时的代码输入以及一些相关的参数,仿真结果如图4.1.5-2所示:
图4.1.5-2代码解密电路仿真图
对比图4.1.2-2加密电路仿真结果图可以看出,虽然产生了许多尖峰但是解密模块成功的将加密后的数据代码还原到真实的代码,所以说明解密模块部分调试成功。
4.1.6代码接收模块的设计及调试
并行输出单元是接收方接收到数据代码的最后一个单元模块它负责将正确的代码选出错误的PASS掉,该模块我主要是通过74374寄存器并且通过时钟共同来控制数据代码的输出,如图4.1.6-1所示:
图4.1.6-1代码接收电路设计图
在图上看我的OEN为用输入信号来控制,当真正的代码来到的时候就将其设置为低电平,否则为高电平,这样我就可以得到想要的代码了,具体的仿真结果如图4.1.6-2所示:
图4.1.6-2代码接收电路仿真电路图
根据仿真的结果当CP4上升沿到来时将数据代码输入到寄存器里面,同时OEN为低电平,将数据代码从寄存器中输出出去,这就说明仿真结果与设计的希望结果相一致。
即调试成功。
5串行通信电路过程分析
5.1串行通信电路的总电路图
图5.1.1串行通信电路总电路图
5.2电路图的工作过程分析
5.2.1代码发送电路的工作过程分析
代码发送电路这部分模块的设计是我为了有别于我们组成员的电路图而设计,我们的电路设计图要有所区别,在我们这组我是唯一使用了两片74283全加器进行加密设计的,所以为了让代码信息发送者通过一个端口发送代码,我就设计了这部分模块,这部分我使用了型号为8fadd的8bit全加器来接收数据代码,下面我们结合该模块连入到整个电路时的工作情况下进行分析,如图5.2.1所示:
图5.2.1代码输入电路设计图
图中型号为8fadd的全加器就是代码发送电路的主要部分,从图中可知输入信号分别为Dm1,Dm2,Dm3,Dm4,Dm5,Dm6,Dm7,Dm8,放在了8bit全加器的加数位置上而全加器的被加数位置上全部给入低电平,所以出来的信号应该和输入的信号相同,代码数据分别流入到2片74283四位全加器上,如图中所示。
5.2.2代码加密模块的工作过程分析
数据代码从上一个单元流过来,进到了加密模块里,在这里就会对代码进行加密,进而来保护信息的安全,在单独调试该模块的时候仿真的结果和希望的结果相一致,下面我们来看一看将其接入整个电路时的接线图:
图5.2.2-1代码加密模块接线图
从图中可以看到2片74161计数器分别连入2片74283四位全加器之中,并且分别与流入到全加器的数据代码进行加和操作来产生错误的代码,之后数据就会流入到下一个单元模块。
为了清晰地观看下一个单元的工作情况所以下面我就进行一次全图的仿真测试,设置参数Dm1,Dm2,Dm3,Dm4,Dm5,Dm6,Dm7,Dm8为10101010也就是说发送的数据代码就是10101010,首先我要看到加密后的74283的各个端口的输出数据接线图如下:
图5.2.2-2代码加密模块接线图
输出分别为M1,M2,M3,M4,M5,M6,M7,M8观察仿真结果如下:
图5.2.2-2代码加密模块仿真电路图
从仿真结果上看到了输出的结果和希望的是一样的即时钟上升沿来到的时候仿真,结果就会自动加1,同时参数就会流到下一个单元模块。
5.2.3并串转换模块及串并模块的工作过程分析
从2片四位全加器出来的错误的代码会经过该模块转变为串行的数据输出出去,当数据发送到接收方之前数据会经过并串模块将数据并行输出,下面是这两个模块的接线图:
图5.2.3-1并串串并转换电路设计图
从图中可以看到74151数据选择器和74161计数器共同构成了并串转换电路,74614则构成了串并转换电路,下面我们将上一个单元的参数继续沿用来看一看这两个模块的工作情况,图为并串串并转换电路图:
图5.2.3-2并串串并转换电路设计图
这2个模块的仿真结果如下:
图5.2.3-3并串串并转换电路仿真图
图中可以看到当移位寄存器的输出端Y刚存完所有代码的时候LED为“高电平”
同时看到当移位寄存器将Y中的所有数据代码在移位寄存器的最后将数据输出出去。
5.2.4解密及代码输出端口的工作过程分析
解密和端口输出直接决定着接收方是否能够得到真实代码,单独仿真的时候都好使,下面将连入电路的这两部分进行分析,接着用上一个单元的参数,做一个整体的仿真,见图:
图5.2.4-1整体电路接线图
观看整体的仿真结果:
图5.4.2-2总电路图仿真结果
从图中可以看到解密以及代码输出端口工作正常。
6元器件清单
序号
元器件名称
型号
数量
数据选择器
74151
1片
计数器
74161
5片
移位寄存器
74164
寄存器
74374
四位全加器
74283
4片
6
八位全加器
8fadd
7
非门
NOT
9个
8
三输入与门
AND3
1个
7主要元器件介绍
7.1数据选择器74151
7.1.1引脚图
7.1.2功能表
表7.1.274HC151的功能表
输入
输出
使能
选择
H
L
×
×
LLL
LLH
LHL
LHH
HLL
HLH
HHL
HHH
LH
D0
D1
D2
D3
D4
D5
D6
D7
7.2计数器74161
7.2.1引脚图
7.2.2功能表
表7.2.274LVC161的功能表
输入
输出
清零
预置
CEPCET
时钟
CP
预置数据输入
进位
TC
L×
L
HH
LLLL
保持
计数
#
7.3移位寄存器74164
7.3.1引脚图
7.3.2功能表
表7.3.274164的功能表
7.4寄存器74374
7.4.1引脚图
7.4.2功能表
表7.4.274374的功能表
7.5四位加法器74283
7.5.1引脚图
7.5.2功能表
表7.5.274283的功能表
7.6八位加法器8fadd
7.6.1程序代码
TITLE"
Top-levelfileforthe8faddmacrofunction.Choosesadevice-familyoptimizedimplementation."
;
FUNCTIONp8fadd(cin,a[8..1],b[8..1])RETURNS(cout,sum[8..1]);
FUNCTIONf8fadd(cin,a[8..1],b[8..1])RETURNS(cout,sum[8..1]);
PARAMETERS
(
DEVICE_FAMILY
);
INCLUDE"
aglobal.inc"
SUBDESIGN8fadd
cin:
INPUT=GND;
a[8..1]:
b[8..1]:
INPUT=GND
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- 关 键 词:
- 数电课设 串行 通信