EDA考试题目+答案Word格式.docx
- 文档编号:20456624
- 上传时间:2023-01-23
- 格式:DOCX
- 页数:10
- 大小:97.95KB
EDA考试题目+答案Word格式.docx
《EDA考试题目+答案Word格式.docx》由会员分享,可在线阅读,更多相关《EDA考试题目+答案Word格式.docx(10页珍藏版)》请在冰豆网上搜索。
c<
=xANDy;
ENDARCHITECTUREdataflow;
改错
1.PROCESS
……
ENDPROCESS;
BEGIN
WITHsSELECT
yout<
=0WHEN“00”;
1WHEN“01”;
2WHEN“10”;
'
Z'
WHENothers
2.SIGNALq:
INTEGERrange0to50;
CASEqIS
WHEN0TO15=>
sel<
=”001”;
WHEN16TO50=>
=”110”;
ENDCASE;
4.什么是函数的重载?
举例说明。
VHDL允许以相同的函数名定义函数,但要求函数中定义的操作数具有不同的数据类型,以便调用时用以分辨不同功能的同名函数,以此定义的函数称为重载函数
LIBRARYIEEE;
USEIEEE.STD_LOGIC_1164.ALL;
PACKAGEpackexpIS
FUNCTIONmax(a,b:
INSTD_LOGIC_VECTOR)
RETURNSTD_LOGIC_VECTOR;
INBIT_VECTOR)
RETURNBIT_VECTOR;
ININTEGER)
RETURNINTEGER;
END;
7.Moore型状态机与Mealy型状态机有何区别
从输出时序上看,前者属于同步输出状态机,而后者属于异步输出状态机。
Moore型状态机的输出仅为当前状态的函数,这类状态机在输入发生变化时还必须等待时钟的到来,时钟使状态发生变化后才导致输出的变化,所以比Mealy机要多等待一个时钟周期。
Mealy型状态机的输出是当前状态和所有输入信号的函数,它的输出是在输入变化后立即发生,不依赖时钟的同步。
编程:
3-8译码器
LIBRARYIEEE;
USEIEEE.STD_LOGIC_1164.ALL;
USEIEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITYdec38IS
PORT(sel:
INSTD_LOGIC_VECTOR(2DOWNTO0);
en:
INSTD_LOGIC;
y:
OUTSTD_LOGIC_VECTOR(7DOWNTO0));
ENDdec38;
ARCHITECTURErt1OFdec38IS
PROCESS(sel,en)
IF(en='
1'
)THEN
y<
=(OTHERS=>
'
0'
);
y(CONV_INTEGER(sel))<
='
;
ENDIF;
ENDPROCESS;
ENDrt1;
8位移位寄存器
ENTITYshiftIS
PORT(clk,load:
INSTD_LOGIC;
din:
INSTD_LOGIC_VECTOR(7DOWNTO0);
dout:
OUTSTD_LOGIC_VECTOR(7DOWNTO0);
qb:
OUTSTD_LOGIC);
ENDshift;
ARCHITECTUREbehavOFshiftIS
SIGNALreg8:
STD_LOGIC_VECTOR(7DOWNTO0);
PROCESS(clk,load)
IFclk'
EVENTANDclk='
THEN
IFload='
THENreg8<
=din;
ELSEreg8(6DOWNTO0)<
=reg8(7DOWNTO1);
ENDIF;
qb<
=reg8(0);
dout<
=reg8;
ENDbehav;
31进制计数器
ENTITYCNT31IS
PORT(CLK,RST,EN,LOAD:
DATA:
INSTD_LOGIC_VECTOR(4DOWNTO0);
DOUT:
OUTSTD_LOGIC_VECTOR(4DOWNTO0);
COUT:
OUTSTD_LOGIC);
ENDENTITYCNT31;
ARCHITECTUREbehavOFCNT31IS
PROCESS(CLK,RST,EN,LOAD)
VARIABLEQ:
STD_LOGIC_VECTOR(4DOWNTO0);
IFRST='
THENQ:
=(OTHERS=>
);
ELSIFCLK'
EVENTANDCLK='
THEN
IFEN='
IF(LOAD='
)THENQ:
=DATA;
ELSE
IFQ<
30THENQ:
=Q+1;
ELSEQ:
ENDIF;
IFQ=30THENCOUT<
='
ELSECOUT<
DOUT<
=Q;
ENDPROCESS;
8位奇偶校验电路
ENTITYparity_checkIS
PORT(a:
INSTD_LOGIC_VECTOR(7DOWNTO0);
y:
OUTSTD_LOGIC);
ENDparity_check;
ARCHITECTUREarchOFparity_checkIS
PROCESS(a)
VARIABLEtemp:
STD_LOGIC;
temp:
FORiIN0TO7LOOP
=tempXORa(i);
ENDLOOP;
y<
=temp;
ENDarch;
编程实现下图所示的控制时序,K为输入信号;
处于状态St2时输出信号yout=’1’,其他状态下yout=’0’。
(此题也会反过来考,给出程序要求画出对应时序图)
C_S
input
n-s
output
st0
k=0
k=1
st2
st1
1
ENTITYs_machineIS
PORT(clk,reset:
k:
INSTD_LOGIC_VECTOR(1DOWNTO0);
comb_outputs:
OUTSTD_LOGIC_VECTOR(3DOWNTO0));
ENDENTITYs_machine;
ARCHITECTUREbehvOFs_machineIS
TYPEFSM_STIS(st0,st1,st2);
SIGNALcurrent_state,next_state:
FSM_ST;
REG:
PROCESS(reset,clk)BEGIN
IFreset='
THENcurrent_state<
=st0;
--检测异步复位信号
ELSIFclk='
ANDclk'
EVENTTHEN
current_state<
=next_state;
COM:
PROCESS(current_state,state_Inputs)--主控组合进程
CASEcurrent_stateIS
WHENst0=>
comb_outputs<
IFk='
THENnext_state<
=st0;
ELSEnext_state<
=st2;
WHENst1=>
IFstate_inputs='
WHENst2=>
THENnext_state<
=st2;
ELSEnext_state<
ENDcase;
ENDbehv;
:
4位二进制加法计数器
USEIEEE.STD_LOGIC_ARITH.ALL;
ENTITYcnt4IS
PORT(clk:
P:
INOUTSTD_LOGIC_VECTOR(3DOWNTO0));
ENDcnt4;
ARCHITECTUREbehvOFcnt4IS
PROCESS(clk)
IFclk=’1’ANDclk’EVENTTHEN
P<
=CONV_STD_LOGIC_VECTOR(CONV_INTEGER(P)+1,4);
ENDIF
(利用IF多选择语句自顶向下的优先特性。
ENTITYpriority83IS
PORT(y0,y1,y2,y3,y4,y5,y6,y7:
vec:
OUTSTD_LOGIC_VECTOR(2DOWNTO0));
ENDpriority83;
ARCHITECTUREbehaviorOFpriority83IS
BEGIN
PROCESS(y0,y1,y2,y3,y4,y5,y6,y7)
IF(y7='
)THENvec<
="
111"
ELSIF(y6='
110"
ELSIF(y5='
101"
ELSIF(y4='
100"
ELSIF(y3='
011"
ELSIF(y2='
010"
ELSIF(y1='
001"
ELSIF(y0='
000"
ELSEvec<
=“XXX"
ENDbehavior;
JK
ENTITYjkff1IS
PORT(clk,j,k:
q,qn:
BUFFERSTD_LOGIC);
ENDjkff1;
ARCHITECTUREhavOFjkff1IS
PROCESS(clk,j,k)
VARIABLED:
std_logic;
IF(clk'
eventANDclk='
IF(j='
ANDk='
)THEN
D:
ELSIF(j='
=D;
=NOTD;
q<
qn<
ENDhav;
(下面门电路)
USEIEEE.STD_LOGIC_1164.ALL
ENTITYgateIS
PORT(a,b:
yand,yor,ynand,ynor,ynot,yxor);
ENDgate;
ARCHITECTUREartOFgateIS
yand<
=aANDb;
yor<
=aORb;
ynand<
=aNANDb;
ynor<
=aNORb;
ynot<
=NOTb;
yxor<
=aXORb;
ENDart;
- 配套讲稿:
如PPT文件的首页显示word图标,表示该PPT已包含配套word讲稿。双击word图标可打开word文档。
- 特殊限制:
部分文档作品中含有的国旗、国徽等图片,仅作为作品整体效果示例展示,禁止商用。设计者仅对作品中独创性部分享有著作权。
- 关 键 词:
- EDA 考试 题目 答案