武汉理工大学EDA课程设计数字抢答器的设计Word下载.docx
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此外,计分部分应由主持人操控,答对加十分,答错扣十分。
所以,整体系统应使用抢答、扬声器、计分三部分。
4.2设计框图
图1总体框图
5程序及各模块设计
5.1主程序模块
主程序负责将各个模块例化,使整个程序完整有调理。
主程序包括三个模块:
抢答模块、扬声器模块、计分模块。
Pin【3..0】端口为四位选手的抢答输入端口,抢答信号由bee_in送至扬声器模块,扬声器接到高电平马上发声。
另外,由计分模块显示出该选手的分数,以及对其进行加分减分操作。
在三个模块结合下完成抢答的任务。
各模块所对应的实体名:
(1)抢答模块QD
(2)扬声器模块bee
(3)计分模块count
主程序模块QDQ将这三个模块组合在一起,并对其分别例化,使整个抢答系统完整且不易出错。
图2主程序模块集成芯片
5.2抢答模块
抢答鉴别模块用来准确直观地判断四位抢答者谁最先按下按钮,并为显示端送出信号,使观众能够清楚地知道是哪一组抢答成功,是整个系统的核心部分。
同时组别显示端为下一模块输入信号,以方便主持人为该组抢答成功者进行加减分的操作。
由pin[3..0]输入抢答信号,四位选手分别对应b[1000]、b[0100]、b[0010]、b[0001]。
图3抢答模块集成芯片
抢答语句:
ifrst='
1'
thengate1<
='
;
bee_in<
0'
elsifpin=b"
1000"
thenpout<
=b"
gate1<
即当主持人按下复位之后,抢答开始。
如果是一号选手抢到,则将b“1000”赋给pin,扬声器响起,并且将该选手的序号由pout端送入计分模块,方便评委给该选手作出评分。
5.3扬声器模块
扬声器模块时钟信号采用50MHZ。
扬声器在接到抢答信号以后持续响两秒钟,然后恢复低电平:
ifclk'
eventandclk='
then
ifnum=1000thennum<
=b"
0000_0000_0000_0000"
bee_out<
这样可以保证扬声器不会一直响下去。
图4扬声器模块集成芯片
5.4计分模块
如图,pout【3..0】为选择对应的选手。
Start为主持人的开始按键,right_in为加分按键,wrong_in为减分按键,output为对应选手的得分输出。
加分计算方法:
ifpout=b"
thencount0<
=count1+b"
0000_1010"
elsifpout=b"
0100"
thencount1<
=count2+b"
即预先给每位选手置入分数为100分,答对一题后,加十分。
减法同理,见程序清单。
图5计分模块集成芯片
6仿真及调试
6.1抢答模块仿真
图6抢答模块仿真
此仿图中,时钟信号clk为默认值。
先由rst进行清零,随后PIN端口3-0依次输入高电平,即分别在不同时间按下抢答按键,对应的POUT端口立即响应。
本图模拟中pin【3】选手最先按下抢答按键,其对应的pout【3】号输出端口也立即响应;
同时,输出给扬声器的信号bee_in也同时响应。
6.2扬声器模块仿真
图7扬声器模块仿真
当bee_in接收到高电平信号时,意为有人已经按下抢答按键,扬声器马上响应,输出bee_out为高电平。
6.3计分模块仿真
图8计分模块仿真
计分模块工作:
当按下STSRT时,start为高电平,计分模块开始工作。
与其对应的选手选择端口POUT中pout【3】为高,意为pout【3】号选手已对问题作出了回答,并且答错,此时由主持人按下wrong_in按键,则判断为该选手答错,扣十分。
Count输出端口由原来的26+25+22=100变为26+24+21=90分。
7总结
刚开始做这个题目的时候,软件还不会用,对于整个题目也是摸不着头脑。
经过一段时间的收集资料,以及对软件功能的摸索,我逐渐开始熟悉这个课题并开始着手设计。
在设计的过程中,遇到了许多困难,比如程序编译错误,仿真工具不会用,波形仿真错误等等。
在与同学讨论的过程中,我的一些问题得到了解决,也收获了很多知识。
这次EDA的课程设计,最大的收获应该是学会了如何熟练运用QuartusII软件的各种功能,以及对VHDL语言的熟悉。
同时,我也学到了不屈不挠不放弃的精神,遇到困难要敢于面对,寻找解决的方法,而不是一个人钻牛角尖。
总之,这次课设让我受益匪浅。
参考文献
[1]郑燕.基于VHDL与QuartusⅡ软件的可编程逻辑器件应用与开发.北京:
国防工业出版社,2011
[2]周润景.基于QuartusII的FPGA/CPLD数字系统设计实例.北京:
电子工业出版社,2010
[3]徐志军,王金明等.EDA技术与VHDL设计.北京:
电子工业出版社,2009.1
[4]王彩凤,胡波等.EDA技术在数字电子技术实验中的应用[J].实验科学与技术,2011,
(1):
1-2.
[5]肖宇;
游明星.在QuartusII仿真中输入激励波形数据[J].今日电子,2010,(4):
13-17.
附录程序清单
(1)主程序
libraryieee;
useieee.std_logic_1164.all;
useieee.std_logic_unsigned.all;
--topentity
entityQDQis
port(pin:
instd_logic_vector(3downto0);
--qiangdaanjian
rst,clk:
instd_logic;
--clk=50M
start:
right_in,wrong_in:
bee_out:
outstd_logic;
count0,count1,count2,count3:
bufferstd_logic_vector(7downto0);
--jifen
pout:
bufferstd_logic_vector(3downto0));
--LED
endQDQ;
architectureQDQofQDQis
componentQDis
clk:
rst:
bee_in:
endcomponent;
componentcountis
port(pout:
bufferstd_logic_vector(7downto0));
componentbeeis
port(bee_in:
instd_logic_vector(3downto0));
signalbee_in:
std_logic;
begin
QD_use:
QDportmap(pin,clk,rst,bee_in,pout);
count_use:
countportmap(pout,start,right_in,wrong_in,count0,count1,count2,count3);
bee_use:
beeportmap(bee_in,bee_out,clk,pout);
(2)抢答模块
entityQDis
endQD;
architectureQDofQDis
signalgate,gate1,clk_1:
clk_1<
=gateandclk;
process(rst,gate1)
thengate<
elsifgate1='
elsenull;
endif;
endprocess;
process(clk_1)
ifclk_1'
eventandclk_1='
then
ifrst='
bee_in<
elsifpin=b"
gate1<
bee_in<
elsifpin=b"
bee_in<
0010"
0001"
bee_in<
elseNULL;
endif;
endif;
(3)扬声器模块
entitybeeis
endbee;
architecturebeeofbeeis
signalnum:
std_logic_vector(15downto0);
signallcx:
begin
process(clk)
lcx<
=bee_in;
iflcx='
andbee_in='
bee_out<
num<
elsifclk'
ifnum=1000thennum<
elsifnum<
1000andpout/="
0000"
thennum<
=num+b"
0000_0000_0000_0001"
(4)计分模块
entitycountis
endcount;
architecturecountofcountis
process(right_in,wrong_in,start)
ifstart='
0110_0100"
count1<
count2<
count3<
elsifright_in='
ifpout=b"
elsifpout=b"
thencount2<
=count3+b"
thencount3<
=count0+b"
elsenull;
elsifwrong_in='
=count1-b"
=count2-b"
=count3-b"
=count0-b"
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