毕业论文CMOS电荷泵锁相环的研究与设计.docx
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毕业论文CMOS电荷泵锁相环的研究与设计
CMOS电荷泵锁相环的研究与设计
摘要
锁相环设计是现代集成电路设计中一个重要的话题,在射频无线通信、高速有线通信、光纤通信以及高性能数字电路等领域中占有重要的地位。
电荷泵锁相环是锁相环应用中最广泛的一种,因为它具有易集成、低功耗、低抖动、低噪声、捕获范围宽等特点。
因此电荷泵锁相环成为IC领域研究中的热点。
本论文首先介绍了锁相环的背景与现状,分析了一般锁相环的组成结构与基本原理并逐步引出电荷泵锁相环,研究了锁相环的非理想特性,并推导了部分组成部分的参数,最终得到锁相环的数理模型。
在此基础上,设计了一个工作在10MHz~100MHz的电荷泵锁相环,包括鉴频鉴相器、电荷泵、环路滤波器、压控振荡器以及分频器电路模块。
本文鉴相器是由两个RS触发器与一些非门、与非门构成,具有较大的鉴相灵敏度、较小的纹波输出、工作线性区域大和零点漂移小的特点。
电荷泵采用全差分设计,使用了镜像电流源,这样就使电荷泵受温度影响大大减小,同时也稳定了电流的输入。
低通滤波器使用无源二阶滤波器,既降低了制造成本,又避免了极点的产生,提高了电路的稳定性。
本实验的锁相环使用的是电荷泵锁相环基于CSMC0.6um标准CMOS工艺。
仿真结果要求锁相环在5V电源电压下可以在5MHz~120MHz的频率范围内正常工作,占空比为50%±3%,锁定时间小于8μs。
经仿真试验,本设计达到了课题的要求。
关键词:
锁相环;鉴频鉴相器;电荷泵;压控振荡器;COMS
Abstract
PLLdesignisamodernintegratedcircuitdesignisanimportanttopic,occupiesanimportantpositioninthefieldofradiofrequencywirelesscommunications,high-speedwiredcommunications,opticalcommunications,andhigh-performancedigitalcircuitsandthelike.CPPLLislockedloopapplications,themostwidelyused,becauseithaseasyintegration,low-power,low-jitter,low-noise,widecapturerangeoffeatures.ThusICCPPLLbecomeahotresearchfield.
ThispaperintroducesthebackgroundandstatusofthePLL,followedbyanalysisofthestructureandcompositionofthebasicprinciplesofthegeneralphase-lockedloopandgraduallyleadsCPPLLstudythenon-idealcharacteristicsofthePLLandderivesomeparametercomponents,andultimatelygetthePLLmathematicalmodels.Onthisbasis,thedesignofaworkin10MHz~100MHzchargepumpPLL,includingphasefrequencydetector,chargepump,loopfilter,VCOanddividercircuitmodules.
ThisarticleissomephaseNANDgateNANDgateconsistsoftwoRSflip-flophavingaphasesensitivityofthelarger,thesmallertheoutputripple,andtheworkofthelinearregionofthelargezerodriftcharacteristics.Afullydifferentialchargepumpdesign,acurrentmirror,sothatthechargepumpisreducedgreatlyaffectedbytemperature,butalsothestabilityoftheinputcurrent.Second-orderlow-passfilterusingpassivefilters,notonlyreducesmanufacturingcosts,andavoidtheextremegeneration,butalsoallowsthecircuitisverystable.
Inthisstudy,usingaphase-lockedloopbasedTSMC0.35umCPPLLstandardCMOSprocess.Thesimulationresultsrequirephase-lockedloopcanoperateat3.3Vsupplyvoltageinthefrequencyrangeof5MHz~120MHznormaldutycycleof50%±3%,thelocktimeislessthan8μs.Thesimulationtest,thedesignmeetstherequirementsofthesubject.
Keywords:
lowvoltage;Lowpower;CMOSoperationalamplifier;Railtorailinput
第一章绪论
1.1锁相环的背景
锁相环电路(PLL)是一个能够跟踪输入信号相位的闭环自动控制系统。
它通过对输出信号和输入信号的相位进行比较,使这两个信号实现同步的电路。
同步通常称为锁定,锁相环锁定后,输出信号的频率和输入信号频率相同,他们的相位之差为零或常数。
它的基本组成部分是鉴相器(PD)、低通滤波器(LPF)和压控振荡器(VCO),之后的很多种锁相环都是在这个基础上发展起来的。
电荷泵锁相环(Charge-PumpPLL,CPPLL)是锁相环电路中应用很广泛的一种。
电荷泵通常和鉴频鉴相器(PFD)一起使用的。
CPPLL中的电荷泵是一种在鉴相器控制下、把电荷分配给环路滤波器的电子开关。
电荷泵的优点是可以和任何一种输出两电平波形的、相位误差信息包含在波形占空比中的鉴相器一起使用。
这样就决定了CPPLL的性能上的极大提高,包括输出相位锁定的效率、抖动、噪声。
CPPLL采用的是无源的低通滤波器,但它能完成有源滤波器才能完成的工作,不仅有效降低了噪声并且极大的减少了制造成本。
1.2锁相环的发展、现状和应用
“锁相”这个词可以追溯到17世纪的科学家ChristiaanHuygens,他通过对钟摆的观察首次提出了“同步振荡器”(SynchronizedOscillator)的概念。
但因为当时科学技术条件的限制,没有得到发展。
随着各种科技的发展,直到1922年锁相环才又被提出来了。
1932年法国工程师DeBellescize在研究零节拍接收机时,对于接收无线电信号又对其作了描述,很遗憾的是锁相技术仍然没有引起普遍重视。
锁相环第一次广泛应用是在电视机中,那时是1943年。
它用发射的同频脉冲同步水平和垂直偏转振荡器,使黑白电视的同步性能得到改善。
之后10年,它在彩色电视的使用中大放光彩。
从此,锁相环电路开始得到应用。
在空间方面由于技术上的复杂性以及较高的成本,应用锁相环的领域主要在航天方面,包括轨道卫星的测速定轨和深空探测等。
性能要求较高的精密仪器和通讯设备有时也用到它[1]。
到了60年代,逐渐出现了PLL的集成芯片,他们是完全的模拟器件,我们称之为模拟锁相环(Analog PLL,APLL)。
由于它工作时,各器件都以线性工作,因此此类锁相环又称作线性锁相环(LinearPLL,LPLL)。
由于PD的特性,LPPL的跟踪、锁定特性非常好,在信号的调制解调得到广泛应用。
到了70年代,随着集成电路技术的发展,逐渐出现了集成的环路部件、通用单片集成锁相环以及多种专用集成锁相环,锁相环逐渐成为一个低成本、使用简便的多功能部件,这就为锁相技术在更广泛的领域应用提供了条件。
数字锁相环(DigitalPLL,DPLL)也在这个时候产生了,它的鉴相器是由数字电路组成,因此还不算真正意义上的数字锁相环。
随着技术发展,出现了真正意义上的全数字锁相环(All DigitalPLL,ADPLL),它不含任何无源的电阻电容等,并且能用软件完成,这就是SPLL(SoftwarePLL)。
利用软件,SPLL可以实现APLL的功能,也可以实现ADPLL或者是数/模混合锁相环的功能。
电荷泵锁相环是目前SoC(SystemonChip)上锁相环的主流电路形式,是设计实现锁相环的一个简单电荷泵锁相环CPPLL是数/模混合锁相环中的典型代表,它具有高速、易集成、低功耗、低抖动、锁定范围宽、可无、高效的方法。
CMOS,全称ComplementaryMetalOxideSemiconductor,即互补金属氧化物半导体,是一种大规模应用于集成电路芯片制造的原料。
采用CMOS技术可以将成对的金属氧化物半导体场效应晶体管(MOSFET)集成在一块硅片上。
早期的CMOS很容易受到静电放电(ElectroStaticDischarge,ESD)的破坏。
而大部分新一代的CMOS芯片在输入输出接口、电源和地端添加ESD保护电路以避免内部电路元件的闸极或是元件中的PN接面(PN-Junction)被ESD引起的大量电流烧毁。
CMOS由PMOS管和NMOS管共同构成,它的特点是低功耗。
由于CMOS中一对MOS组成的门电路在瞬间要么PMOS导通、要么NMOS导通、要么都截止,比线性的三极管(BJT)效率要高得多[2]。
由于CMOS集成电路具有低功耗、高输入阻抗、高噪声容限和宽电源电压范围等特点,虽然他的工作频率一般不超过100MHz,但随着制造工艺的进步,第三代CMOS集成电路(通用超高速CMOS集成电路系列)的工作频率已经达到150MHz,因此CMOS集成电路和CMOS锁相环集成电路具有良好的发展前景,必将成为人们优选品种。
CMOS技术的成熟极大的促进了锁相环的发展。
锁相环由当初的双极工艺到CMOS工艺,锁相环已经可以集成到嵌入式内核中,这样锁相环的应用就更加广泛了。
至今,锁相环在电子学和通信领域中的应用越来越广泛。
在通信领域,锁相环的应用包括测试设备、空间遥控装置、频率合成器、数据调制-解调器、时钟正反馈、调频/调幅解调器以及要求高抗扰度和窄带宽的很多其他应用等;在其他领域的应用,如发动机速度控制系统、跟踪电压表及频谱分析器,微处理器中的时钟生成等。
这些应用中的技术和系统常常是很复杂的,要求采用先进的技术。
现在很多锁相环应用已经达到微波频率,并且使用复杂的移相器、信号分裂器、调制解调电路,其中虽然应用于微波频率的锁相环系统需要用分立元件组成,但是在诸如频移键控(FSK)、调制及调频解调等其他通信系统中,使用频率一般低于100MHz,低成本、高性能的锁相环集成电路大有用武之地。
无论工业还是民用,锁相环电路的应用范围都非常广泛。
频率合成器是锁相环的一种常用方式,在调频收音机、电视接收机和军事通信设备中具有重要的作用。
1.3论文的章节安排
第一章:
介绍锁相环电路的背景,以及设计相环电路的重要性,说明本课题研究的意义。
然后简单阐述国内外的研究现状以及设计中面临的问题。
第二章:
介绍电荷泵锁相环的基本原理、组成和各个基本模块的电路设计图。
第三章:
参考各种技术文献,在吸收相关技术的基础上,设计一个电荷泵锁相环,并完成鉴频鉴相器、电荷泵和低通滤波器的仿真,最后完成整个实验的总体仿真。
。
第四章:
总结本论文的主要内容及心得体会。
第二章CMOS电荷泵锁相环的基本原理及组成
2.1电荷泵锁相环的基本原理
锁相环电路(PLL)是一个能够跟踪输入信号相位的闭环自动控制系统。
它通过对输出信号和输入信号的相位进行比较,使这两个信号实现同步的电路。
同步通常称为锁定,锁相环锁定后,输出信号的频率和输入信号频率相同,他们的相位之差为零或常数。
电荷泵锁相环由五部分组成:
鉴频鉴相器(PhaseFrequencyDetector,PFD)、电荷泵(ChargePump,CP)、环路滤波器(LoopFilter,LPF)、压控振荡器(VoltageControlledOscillator,VCO)、分频器(Divider)如图2.1所示。
图2.1电荷泵锁相环框图
图2.2锁相环反馈回路
锁相环是一个负反馈系统。
是参考频率,它通常是由一个稳定的,低噪声的石英晶体振荡器产生的信号。
反馈信号是压控振荡器(VCO)的输出被分频器(Divide)分频后得到的信号。
鉴频鉴相器(PFD)是两个反馈回路的合并如图2.2,它既能检测相位差又可以检测频率差。
参考信号与反馈信号之间存在频率差或相位差时,鉴频鉴相器(PFD)就会输出up或down信号去控制电荷泵(CP)的两个电流源工作,这样的差值信号就转变为电压信号。
由电荷泵(CP)产生的电压信号通过低通滤波器(LPF),可以滤除不希望得到的高频分量从而得到我们需要的直流分量[3]。
该直流电压信号作为压控振荡器(VCO)的输入信号,其输出信号的频率是一个电压的函数。
因此改变VCO输入电压就可以改变压控振荡器的输出频率。
2.2CMOS电荷泵锁相环的基本组成
2.2.1鉴频鉴相器
鉴频鉴相器(PFD)顾名思义,就是既可以检测相位差又可以检测频率差的电路。
它是组成CPPLL的重要组成部件,由数字逻辑门构成。
PFD电路使用时序逻辑建立三个状态,并且以两个输入信号的上升沿(或下降沿)有效。
三个状态分别是:
当相位相同时输出信号为零;超前或者滞后时输出相应的QA和QB信号,其工作原理如图2.3所示。
如果在初始状态下QB=QA=0,那么在A的上升变化会使QA=0,QB=0.电路保持这个状态一直到B变为高电平,此时QA变为0.对于B输入的情况与之相似。
鉴相特性如图2.4所示。
图2.3PFD原理图图2.4PFD的鉴相特性
在图2.5(a)中,我们可以看出两个频率相等,但是A相位领先于B。
输出的QB不断产生宽度与ɸA-ɸB成正比的脉冲,而QB输出保持为零。
在图2.5(b)中,A频率比B频率高,所以QA有脉冲输出而QB没有。
根据对称性,如果A相位滞后于B或A的频率比B的小,那么QB有脉冲输出而QA没有。
因此,QB和QA的直流成分提供了ɸA-ɸB或wA-wB的相关信息。
所以,QA和QB的输出脉冲分别被称为“UP”和“DOWM”脉冲。
(a)(b)
图2.5理想状态下PFD波形图
值得注意的是数字电路PFD即使在相位也频率相同的情况下也很容易产生毛刺,因此这也是限制锁相环频率的一个重要的因素。
2.2.2电荷泵
电荷泵和鉴频鉴相器通常是结合起来使用的,它的主要功能是将输入时钟的相位差值转换为电荷,并将电荷传输到环路滤波器,从而进一步产生控制振荡器的控制电压。
电荷泵是锁相环的另一个核心模块,其性能对整个锁相环性能有很大的影响。
传统的电荷泵由两个带开关的电流源构成如图2.6,开关使用MOS管实现的。
图2.6传统电荷泵电路
如图2.6所示,整个电荷泵由PFD产生的两个逻辑信号UP和DOWN控制。
当UP为低时,电荷泵上端PMOS管导通,电荷泵将以电流IDN对电容C0充电,而当DOWN为高时,电荷泵下端NMOS管导通,电荷泵以电流IDN对C0放电,当电荷泵上下端的MOS管都不导通时,C0的电压可以保持Vcont不变。
因此PFD有锁定时他们的相位差为零的优点。
但相位差为零时UP和DOWN同时导通,那么我需要两个电流源的高度匹配。
输出的电流就是UP端输出与SDOWN端的差值了。
图2.7电荷泵输出原理
2.2.3延时电路
如图2.9所示,在两时钟的相位差非常小的时候,因为电荷泵的反应速度有限,当UP电流脉冲还没有建立起来,DOWN脉冲已经到来,并通过重置将UP和DOWN清零。
这样在时钟相位差比较小的时候,次电路存在很大的误差,不能可靠输出。
这就造成了所谓的电荷泵和鉴相器的盲区(chargepumpPFDdeadzone)。
解决这个问题的方法就是在鉴频鉴相器的清零回路中加入足够的延时。
改进后的鉴频鉴相器如图2.8所示。
图中也显示了改进后的时序图,延时以后的清零回路给UP电荷泵足够的时间建立其稳定的电流。
不仅如此,DOWN电流也有足够的时间建立起来,这样即使是在输入相位很小时,也给输出稳定的电荷值,从而消除了电荷泵的盲区问题[4]。
图2.8延时电路
图2.9电荷泵的盲区
2.2.4环路滤波器
环路滤波器的所用是将鉴频鉴相器输出含有纹波的直流信号平均化,将此变换为交流成分的直流信号的低通滤波器。
环路滤波器除了滤除纹波功能之外,还有一种重要的作用,及决定稳定进行PLL环路控制的传输特性。
在一般的锁相环中,环路滤波器的下一路是压控振荡器,振荡器的控制电压在稳态的时候必须保持稳定,这样就是说鉴频鉴相器输出的电压必须经过滤波,负责会极大的影响锁相环的稳定性。
滤波器可以分为有源滤波器和无源滤波器两种。
早起锁相环使用的是单纯的电容,这样就让锁相环引入了极点,严重的影响了锁相环的稳定性。
之后出现了一阶滤波器,及串联一个电阻来引入零点,不过这样会让滤波器很不稳定,进而产生较大的噪声。
而二阶滤波器或多阶滤波器如图2.10刚好解决了上面所说的问题。
因为多出来的电容对几乎所有的实际电荷泵PLL提供了必需的纹波滤波。
如图2.11所示,有源滤波器是在无源滤波器上加上运放的滤波器。
有源滤波器相对于无源滤波器来说,结构复杂,且偏差会随工艺温度的变化而增大,而且在高速系统中,有源器件的非理想特性或寄生的延迟,可能会将附加的相移引入环路中,进而引起系统的不稳定,同时有源器件增加锁相环的成本。
因此,电荷泵锁相环中使用较为广泛的是无源RC滤波器[5]。
图2.10常见无源滤波器
图2.11常见有源滤波器
2.2.5PFD/CP的非理想效应
PFD/CP电路的某些不足之处是:
即使是在输入相位差为零的情况下,也会引起控制电压很大的纹波。
这些纹波对VCO震荡频率起调制作用,使得波形不再是周期性的。
图2-12中的PFD电路,即使是在输入相位为零的情况下,也会在UP和DN两端产生重合的、窄的脉冲。
如图2.13所示,如果A、B同时上升,UP和DN两端也会同时变高,从而激发复位。
因此在锁相环锁定的情况下,电荷泵也会在有限的时间TP≈5TD内同时打开电荷泵。
TD表示门延时。
图2.2PFD原理图图2.13零相位是PFD输出的重合脉冲
锁相环由于一些非常小的相位差产生的非常窄的脉冲,但由于电容的关系,会增加一点的上升时间和下降时间使得这个电平没有时间去达到高电平,从而无法打开电荷泵开关。
换句话说,如果输入的相位差小于某一个值,从环路滤波器输出的电压就不知关于相位差的函数。
因为小于一定角度的绝对值之后,就没有电压的输出。
我们从常说这个角度附近有一个死区如图2.14。
图2.14电荷泵电流的死区
不过有趣的是UP和DN的脉冲叠加刚好消除了死区。
这是因为,当△θ为零的时候,如果UP和DN的脉冲足够宽,则这些脉冲总会开启电荷泵。
所以如图2.15所示,当相位差增加很小的时候,电荷泵产生的净电流也成比例增加。
也就是说,TP的时间够长,A、B都可以达到有效的逻辑高电平,使电荷泵开关导通,这样死去就不存在了。
图2.15实际PD对小的输入相位差的反应
图2.16电荷泵的实现图2.17
和DN之间的偏移效应
图2-16(a)所示,电路的第一个问题来自UP和DN打开其各自的开关存在延时不同。
如图2.17所示。
电荷泵向环路滤波器注入的净电流跳到+IP和-IP,即使环路是锁定的,也会对振荡器控制电压造成周期的干扰。
消除这个影响的办法是在Q3和M3之间插入一个互不传输门,使延时时间相等。
但这时电荷泵第二个问题来自M1和M2源漏电流失配,即使上拉和下拉脉冲完全对齐,电荷泵产生的净电流也不是零,它使得Vcont在每一个相位比较的瞬间都增加一个固定值如图2.18(a)。
但是锁相环为了保持锁定,控制电压的平均值必须保持不变,这样锁相环就会在输入和输出之间产生相位误差,使电荷泵在每个周期注入的净电流为零,如图2.18(b)所示,这样产生的影响是,控制电压会存在周期性波纹。
(a)(b)
图2.18上拉和下拉电流失配的影响
电荷泵的第三个问题来自电流源漏极存在着一定的电容。
如图2.19(a)所示,如果开关S1和S2都是断开的,则M1使得X点放电到GND,M2使得Y点充电到VDD。
在下一个相位比较瞬间,S1和S2导通,VX上升,VY下降,如果将S1和S2上的电压降忽略,则VX≈VY≈Vcont,如图2.19(b)所示。
如果相差为零,ID1=|ID2|,那么当开关导通后,即使CX=CY,VX上的变化也不等于VY上的变化,这两个变化的差别必须由CP来提供,导致Vcont的跳变。
(a)(b)
图2.19CP和X点、Y点电容之间的电荷共享
上述电荷共享效应可以通过“自举”的办法来消除。
如图2.20所示,在每一次相位比较过后,把VX和VY的值固定到Vcont。
当S1和S2关断,S3和S4导通,使得单位增益放大器保持X和Y的电位等于Vcont。
因为I1≈I2,所以此放大器没有必要提供大的电流。
在下一次相位比较期间,S1和S2导通,S3和S4关断,此时VX和VY的值都等于Vcont。
因此,在CP以及X和Y节点的电容之间没有电荷共享发生[6]。
图2.
20节点X和Y的自举消除电荷共享
2.2.6压控振荡器
压控振荡器是锁相环中关键的部件,它直接产生输出时钟信号,因而,它的性能直接决定整个锁相环的性能。
压控振荡器的工作频率范围决定了锁相环的捕获范围,它的噪声抑制能力决定了锁相环的噪声性能。
压控振荡器的种类较多,包括环型振荡器,LC调谐振荡器,电压控制石英振荡器。
电压控制石英振荡器的相位精确,但不能集成,而且成本高;LC调谐振荡器由于要用到电感,增加了IC工艺集成的难度。
环形压控振荡器以其相位准确,并可集成在IC芯片中而成为当前研究的热点。
压控振荡器(VCO)是锁相环路设计中的关键环节,在锁相环电路作为受控振荡器,它的输出信号的频率和相位将受到鉴相器产生的误差电压信号控制,因此实质上压控振荡器就是一个电压—频率转换器。
理想的压控振荡器的控制特性为:
其输出信号的振荡频率受到控制电压控制并随输入的控制电压信号线性地变化可用下式表示:
(2.1)
其中w0为压控振荡器的自由振荡角频率、wv(t)是压控振荡器的瞬时振荡角频率、K0而称为控制
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