5毕业设计说明书 单片机AdμC834Word文档格式.docx
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智能转换器内核的机器周期由12个内核时钟周期组成,该时钟周期是通过被选定的内核工作频率所确定的。
另外MCU支持的功能包括看门狗定时器、电源监视器以及ADCPWM功能。
为多处理器接口和I/O扩展提供了26条可编程的I/O线、与I2C兼容的串行接口、SPI接口和标准UART串行接口I/O。
片内提供了62kB片内闪速/电擦除程序存储器、4k片内闪速/电擦除数据存储器、2304字节片内数据RAM。
并且程序存储器可被配置为数据存储器,从而为数据记录提供一个60kB的非易失数据存储器。
MCU内核和模拟转换器二者均有正常、空闲以及掉电工作模式,它提供了适合于低功率应用的、灵活的电源管理方案。
器件包括在工业温度范围内用3V和5V电压工作的两种规格,有52引脚、塑料四方形扁平封装形式(MQFT)可供使用。
片内工厂固件支持串行下载和调试方式(通过UART),以及通过/EA引脚实现单引脚仿真模式。
ADμC834通过QuickStartTM和QuickStartPlus开发系统可以使用低成本的软件和硬件开发工具。
1.2主要功能
高分辨率∑-△ADC
两个独立通道(16位和24位分辨率)
24位无丢失码(主ADC)
21位RMS(18.5位P-P)有效分辨率(在20Hz条件下)
失调漂移10nV/C,增益漂移0.5ppm/℃
存储器
62kB片内闪速/电擦除程序存储器
4kB片内闪速/电擦除数据存储器
可用100年,可重复擦写10万次以上
闪速/电擦除程序存储器3级安全
在线串行下载(不许外部硬件)
高速用户下载(5秒)
2304字节片内数据RAM
基于8051的内核
与8051兼容的指令集
32kHz外部晶体
可编程片内锁相环(最大12.58MHz)
3个16位定时器/计数器
26条可编程I/O线
11个中断源,2个优先级
双数据指针,扩展的11位-堆栈指针
片内外围设备
内部上电复位电路
12位电压输出DAC
双16位∑-△DAC/PWM
片内温度传感器
2个激励电流源
定时间隔计数器(唤醒/RTC定时器)
UART,I2C®
和SPI®
串行I/O
高速波特率发生器(包括115200)
看门狗定时器(WDT)
电源监视器(PSM)
电源
正常:
3.6V条件下最大为2.3mA(核心时钟=1.57MHz)
掉电:
最大为20μA,定时器运行于指定的3V和5V工作电压下
封装和温度范围
52引脚MQFP(14mm*14mm),-40℃至+125℃
56引脚LQFP(8mm*8mm),-40℃至+85℃
应用领域
智能传感器
称重仪
便携式设备,电池供电系统
4~20mA变送器
数据记录
机密系统监测
1.3ADμC834的功能方框图
图1
1.4引脚排列
引脚排列如图2:
图2
1.5引脚说明
表1
第二章存储器组织与扩展
如所有与8051兼容的器件一样,对于程序存储器和数据存储器,ADμC834具有分开的地址空间。
附加的4kB片内闪速/电擦除数据存储器可供用户使用。
通过一组映射在特殊功能寄存器(SFR)区的控制寄存器,可间接访问闪速/电擦除数据存储器区。
除了程序计数器和通用寄存器区外,所有的寄存器都驻留在特殊功能寄存器SFR区域内。
SFR寄存器包括控制、配置以及数据寄存器,它们在CPU和片内外围设备之间提供接口。
2.1非易失性闪速存储器
2.1.1概述
ADμC834包含片内闪速存储器技术,以便向用户提供非易失性、在线可重新编程的代码和数据存储器空间。
闪速存储器是最新型的非易失性存储器技术,它基于单个晶体管单元结构。
这种技术是在80年代后期开发的,基本上是EPROM技术的产物。
闪速存储器具有EEPROM灵活的在线可重新编程的特点,并包括EPROM空间有效性/高密度的特点,如图3所示。
图3flash/eeROM的发展
由于闪速技术基于单个晶体管单元的结构,所以闪速存储器阵列像EPROM一样可以达到给定设计所需的空间有效性或存储器密度。
与EEPROM一样,虽然闪速存储器在写入前要先擦除,但它在系统内可在字节级上编程,擦除在扇区块(sectorblock)内执行。
因此,闪速存储器常常且更为确切的被称为闪速/电擦除(Flash/EE)存储器。
总之,闪速/电擦除存储器朝着理想存储器更为接近了一步,这种理想的存储器包括非易失性、在线编程能力、高密度以及低价格。
包含在ADμC834内的闪速/电擦除存储器技术使用户可以在线更新程序代码空间,而无须在远处工作节点上替换一次性可编程(OTP)器件。
2.1.2闪速/电擦除存储器和ADμC834
ADμC834为用户的应用提供了2个闪速/电擦除存储器阵列。
片内提供62kB的闪速/电擦除程序空间,使代码的执行变得容易,无需任何外部分立的ROM器件。
程序存储器可以用常规的第3方提供的存储器编程器编程,此阵列也可使用所提供的串行下载模式在线编程。
片内还提供4kB的闪速/电擦除数据存储器空间。
这可以被用户用作通用非易失性高速暂存存储器区域,用户通过由6个SFR构成的组访问此区域。
虽然首先必须按4B的扇区擦除,但此空间可在字节级上编程。
2.1.3使用闪速/电擦除程序存储器
62kB的闪速/电擦除程序存储器阵列被映射到ADμC834可位寻址的程序空间中,在典型应用中用以存放用户代码。
程序存储器阵列可以按两种模式之一编程,即:
1、串行下载(在线编程)
作为工厂引导代码的一部分,ADμC834使经过标准UART串行接口实现串行代码下载变得容易。
如果外部引脚/PSEN通过外部电阻拉至低电平,那么上电时将自动进入串行下载模式。
一旦处于此模式,用户可以把代码下载到程序存储器阵列,同时器件仍位于其目标应用硬件中。
PC串行下载的可实行是作为ADμC834QuickStart开发系统的一部分而提供的。
串行下载协议在ADI公司出版的微转换器应用笔记中详述,它可从ADI公司的微转换器网站
2、并行编程
并行编程模式与常规的第3方闪速或EEPROM器件编程器完全兼容。
在此方式下,端口P0、P2用作外部数据和地址总线接口,ALE用作写使能选通,P3口作为适用配置端口,在并行编程期间内为各种编程和擦除操作配置器件。
闪速编程所需的高压(12V)电源用片内充电电泵产生,对高压编程线供电。
图4表示正常并行编程模式,它可由端口3的位来配置。
图4flash/eeROM并行编程
2.1.4闪速/电擦除数据存储器
用户闪速/电擦除数据存储器阵列包括4kB,如其它用户外围设备一样,通过映射在SFR空间的寄存器组与此存储器空间相接。
数据寄存器组用于保存刚访问的数据。
EADRL用于保存被访问数据的地址。
ECON是8位控制寄存器,可写入5个闪速/电擦除存储器访问命令之一,以便使能各种读、写、擦除和效验模式。
SFR寄存器与用户闪速/电擦除数据存储器阵列接口的方框图如图5所示:
图5用户flash/eedataROM控制和配置
第三章模拟接口
3.1概述
ADμC834中集成的A/D转换块包括一个主通道24位无丢失码∑-△ADC和一个辅助通道16位∑-△ADC。
此模块为用户提供多通道多路转换器和跟踪/保持、片内基准及校准特性。
此模块内的所有部件能方便地通过3个寄存器SFR接口来设置。
该ADC由基于电容DAC的常规逐次逼近转换器组成。
转换器接收的模拟输入范围为0V~VREF引脚电压。
片内提供高精度、低漂移并经工厂校准的2.5V基准电压。
内部基准可经外部VREF引脚驱动,外部基准可在2.3V~AVDD引脚电压的范围内。
ADμC834装有工厂编程的校准系数,它在上电时自动下载到ADC,以确保最佳的ADC性能。
ADC核包括内部失调和增益校准寄存器,所提供的软件校准子程序,可允许用户在需要时重写工厂编程的校准系数,以便使用户目标系统中端点误差的影响为最小。
来自片内温度传感器的电压输出正比于热力学温度。
它也可经前端ADC多路转换器传送(如图6所示),这方便了温度的测量。
图6模拟输入的等效电路
3.2ADC的转移函数
ADC的模拟输入范围是0V~VREF引脚电压。
在此范围内,设计的代码跳变发生在连续的整数LSB值的中间(即1/2LSB、3/2LSB、5/2LSB、…、FS-3/2LSB)。
当VREF引脚电压为2.5V时,输出码是直接的二进制数。
在0V~VREF引脚电压范围内理想的输入/输出转移特性如图7所示。
图7ADC转移函数
3.3ADC的内部基准
ADμC834的A/D转换器接收的模拟输入范围为0V~VREF引脚电压。
片内提供高精度、低漂移并经工厂校准的2.5V基准电压,通常工厂里把内部2.5V校准到2.5V±
50mV的绝对精度。
也可以通过VREF引脚接入外部基准电源,如图8所示。
外部基准电源可在2.3V~AVDD引脚电压的范围内。
图8使用外部基准源
如果使用内部基准电源,那么在VREF和CREF引脚与AGND之间都应当连接0.1μF电容,以便去耦。
这些去耦电容应放在紧靠VREF和CREF引脚处。
如果把内部基准电源用到微转换器之外,那么应当在VREF引脚与AGND之间连接0.1μF电容,加以缓冲,如图9所示。
应该注意的是:
器件上电后,内部的VREF将保持掉电,直到DAC和ADC外围设备模块之一被它们各自的使能位上电为止。
图9外部电路使用内部基准源
3.4ADC校准
ADC模块组合了校准硬件,确保用户始终能从ADC获得最佳的性能。
基准模式用作ADμC834工厂内部最终例行测试的一部分。
工厂基准结果储存在闪速存储器中,由任何上电复位事件自动下载,以初始化ADC校准寄存器。
在许多应用中,这种自动校准下载功能已足够满足精度要求。
另一方面,可以由用户软件已开始器件的基准,来补偿工作条件(CLK频率,模拟输入范围,基准电压和电源电压)的明显变化。
这种在线软件校准特性使用户能修正各种与系统和基准(无论是内部基准还是外部基准)相关的误差,并确定系统的模拟输入范围,充分利用ADC的动态范围。
3.5ADC的工作模式
ADμC834的ADC有3种工作模式:
第一,用软件或通过把转换信号加至外部引脚,可以启动单步或连续转换模式;
第二,用定时器2来产生用于A/D转换的重复触发信号;
第三,配置ADC工作于DMA模式。
在DMA模式下,ADC块连续转换并把采样值捕获到RAM空间,而不需来自MCU核的任何干预。
这三种工作模式由3个特殊功能寄存器SFR来设置。
3.6DAC的原理与应用
ADμC834组合了一个12位电压输出DAC和一个双16位∑-△DAC/PWM。
它们采用电阻串网络,其等效电路如图10所示。
这种结构保证了电路的单调性和线性。
但由于缓冲器输出在靠近电源的幅度时,在DAC输出的两端点及其附近有一定的非线性,如图11所示。
如果负载电阻大于10kΩ和基准电源为AVDD,产生非线性的范围分别在靠近地和AVDD引脚电压的100mV以内,相应的数字量为0~48和3995~4095。
如果采用片内基准电源或远小于AVDD引脚电压的基准电源,则在高端不存在上述的非线性。
图10DAC等效电路
图11基准电源为AVDD时DAC的传递函数
DAC的缓冲器具有禁止功能。
在器件的缺省上电状态,两路DAC都被禁止,它们的输出都处于高阻状态。
它们保持缺省上电状态直到软件使能为止。
这就意味着,如果上电后要使DAC输出为0,必须在DAC的输出端加一个下拉电阻。
有了下拉电阻,只要DAC处于禁止状态,其输出就为低电平。
但是,每当器件上电时或软件使能DAC时,DAC都会输出一个脉冲。
必要时可采取适当的方法,避免这类脉冲对后续电路的影响。
第四章数字接口
4.1引言
ADμC834有4个I/O端口,每个都有不同特色的驱动/输入电路。
除P1口外,其余的端口都与标准的8051/8052以双向性功能为特色的驱动/输入电路相同,而P1口的操作是ADμC834所特有的。
P0和P2口可用来访问外部存储器。
当不接外部存储器的时候,P0和P2口可以用于通用输入/输出口,并且由特殊的功能寄存器控制。
访问不同类型的外部存储器时,P0和P2的作用与标准的I/O功能不同。
特别是MOVX@Ri,A命令仅需要8位地址,所以只需使用P0口,没有涉及P2口的SFR,P2口的引脚可以保持它们的通用I/O口状态。
不过,P0口的SFR的内容被改变。
P0口的SFR上电时的缺省值为FFH。
MOVX@DPTR或MOVC命令使用P0和P2口。
像上述的一样,执行这两条指令中的一条后,P0口的SFR的内容被改变,新的值为FFH。
不过,P2口的SFR的内容保持不变,并且,执行命令之后马上就恢复P2口所定义的状态。
(假定下一个命令周期不访问外部存储器。
)
执行外部存储器中的程序时,使用P0和P2口。
同样,P0口的SFR的内容被改变,新的值为FFH。
P2口的SFR的内容保持不变,并且,取指之后,如果第一个机器周期不访问外部存储器,P2口马上就恢复所定义的状态。
P3口的引脚都是多功能的。
表2列出了P3口的特殊功能。
引脚
功能
P3.0
RXD,UART的输入口(模式0时,作为串行数据I/O)
P3.1
TXD,UART的输出口(模式0时,作为串行时钟输出口)
P3.2
/INT0,外部中断0
P3.3
/INT1,外部中断1,MISO、SPI串行接口的主模式输入/从模式输出
P3.4
T0,定时器/计数器0的外部输入端
P3.5
T1,定时器/计数器1的外部输入端。
/CONVST,ADC的转换启动端
P3.6
/WR,外部数据存储器写选通信号
P3.7
/RD,外部数据存储器读选通信号
表2P3口的特殊功能
只有P3口SFR中相应的位置为1时,其特殊功能才被激活;
否则,口线保持为0点平。
P3口引脚可以比别的端口引脚吸收更大的灌电流(可达8mA),可以直接驱动LED和光电耦合器件。
不过,要避免在A/D转换期间同时有多个引脚吸收大电流,以免影响ADC的性能。
P1口的基本功能是用作模拟输入口。
往P1口的SFR中的各位写入1,可以把P1口设置为模拟输入模式(这也是上电缺省模式);
往P1口的SFR中的各位写入0,可以把P1口设置为数字输入模式。
但是,P1口不能用作数字输入模式。
P1口也是多功能口,除作为模拟输入和数字输入外,还有其它功能,如表3所示。
第二功能
P1.0
T2/PWM0
P1.1
T2EX/PWM1
P1.2
DAC/IEXC1
P1.3
AIN5/IEXC2
表3P1口的第二功能
4.2端口的位锁存器与I/O缓冲器
图12至图15所示为4个端口典型的位锁存器和I/O缓冲器的结构。
位锁存(在口SFR中的一位)是一个D触发器,在执行CPU的“写锁存器”指令时,从内部的总线上锁存一个值。
触发器的输出Q作为执行CPU的“写锁存器”指令时,放到内部总线上,口引脚本身的电平作为对于“读引脚”信号的响应,由CPU放到内部的总线上。
有些指令是“读锁存器”,有些指令是“读引脚”,要注意区别。
图12P0口的位锁存器和I/O缓冲器
图13P1口的位锁存器和I/O缓冲器
图14P2口的位锁存器和I/O缓冲器
图15P3口的位锁存器和I/O缓冲器
如图12和14所示,P0口和P2口的输出驱动在访问外部数据存储器时,可以由内部控制信号切换到内部地址和地址/数据总线。
在访问外部存储器期间里,P2口的SFR保持不变,但是,P0口的SFR各位都被写入1(即全部位锁存器都为1)。
在通用的I/O端口方式中,P0口的引脚特点都以“开漏”方式输出。
在图12中,只要CONTROL信号保持低电平,与门输出就保持高电平,结果是上端的FET管截止。
因此,如果要把P0口作为通用输出口,必须外加上拉电阻。
在访问外部数据寄存器时,CONTROL信号为高电平,使P0口的引脚可以在内部地址/数据总线(ADDR/DATA)的作用下上拉。
因此,在访问外部数据存储器时,不需要外加上拉电阻。
同样的,P2口在内核的控制信号(CONTROL)的作用下也有两种工作方式。
在通常的方式中(CONTROL=0),上端的FET管截止,但是,在外部存储器寻址方式中(CONTROL=1),P2口引脚在内部的地址总线(ADDR)控制下,实现上拉/下拉操作。
和P0口不同,P2口和P3口都具有内部的上拉功能。
P3口的结构如图15所示。
无论什么时候,只要P2口或P3口从低电平变为高电平,图16中的Q1管导通两个振荡周期,将引脚迅速的上拉到高电平。
此后,由Q3管保持微弱的上拉,因此,引脚保持逻辑高电平。
如果有外部信号把引脚拉到低电平,则Q3管截止,只有Q2管保持极微弱的上拉,以提供引脚一定的拉电流。
图16P2口和P3口的内部上拉电路
唯一不同的是14引脚,它作为串行接口SPI的MISO端,无论什么时候只要工作在SPI方式,SPI的硬件便完全控制该引脚。
软件写操作给该引脚不起作用,既不能改变该引脚的状态,也不能读到该引脚的状态。
如前所述,ADμC834的P1口主要作为模拟输入口使用。
在P1口相应的SFR上写0可以把P1口设置为数字输入口。
图13给出了P1口的结构。
此外,作为串行接口SPI/I2C的引脚SCLOCK和SDATA/MOSI也有输入和输出功能。
它们的等效I/O结构分别如图17~图20所示。
两图中左边的方框代表了SPI和I2C的SFR(SPICON和I2CCON)中的位。
注意,在I2C模式(SPE=0)中,上边的FET管保持在开路状态,因此,两个引脚都像标准的I2C引脚一样,没有内部上拉的“开漏”输出。
对比之下,在SPI模式(SPE=1)中,上边的FET管直接由SPI的硬件控制,使引脚上拉或下拉。
另外在I2C模式中,有两只FET管并联地下拉,增加了约60%~70%的灌电流能力。
然而,在SPI模式中,下边两只FET管中有一只截止,每个引脚只有一只FET管在硬件的控制下下拉,其灌电流的能力与P0口和P2口的能力相当。
图17SPI模式下SCLOCK引脚的I/O功能结构
图18I2C模式下SCLOCK引脚的I/O功能结构
图19SPI模式下SDATA/MOSI引脚的I/O功能结构
图20I2C模式下SDATA/MOSI引脚的I/O功能结构
在SCLOCK和SDATA/MOSI的输入通道上,信号经过施密特触发器调理后到达SPI的硬件,这样可以防止比较慢的信号边沿误触发(重复触发)。
而对I2C信号,则有硬件滤波,以抑制持续时间小于50ns的振铃信号。
上面两个图中的“I2C硬件”和“SPI硬件”框图将在下一章详细介绍。
注意到SCLOCK和SDATA/MOSI的信号是通过I2C主模式的SFR来提供的,因此,在不使用I2C或SPI功能时,这两个引脚可以作为普通的I/O口使用。
SDATA/MOSI既可以作为输出,也可以作为输入,但在I2C模式中,SCLOCK引脚只能作为输出。
第五章串行接口
5.1引言
ADμC834配置了很强的串行接口。
共有三种串行接口:
UART串行接口、SPI串行接口和与I2C兼容的串行接口。
UART串行接口是全双工的,可以同时发送和接收数据;
它也是接收缓冲的,表示在从接收寄存器读出先前接收到的字节之前,可以开始接收第2个字节。
但如果在第2个字节接收完成时,第1个字节仍未被读出,那么字节之一将被丢失。
至串行网络的物理接口经过引脚RXD(P3.0)和TXD(P3.1),串行接口可以配置为4种工作模式之一。
SPI是工业标准的同步串行接口,它允许8位数据同时同步地被发送和接收。
系统可配置为主(master)或从(slave)操作。
ADμC834支持2线串行接口模式,它与I2C兼容。
此接口可配置为软件主(softwaremaster)或硬件从(hardwareslave)模式,且可与SPI串行接口多路复用。
下面分别介绍UART串行接口、SPI串行接口和与I2C兼容的串行接口的工作原理及其应
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