eda一位全加器实验报告Word文件下载.docx

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（2）将设计好的一位全加器进行例化，操作为

　　file?

create/update?

createsymbolfilesforcurrentfile，完成此操

　　作后会在元器件符号表里找到刚刚做好的一位全加器。

　　（3）再新建一个图形文件，用四个已经做好的一位全加器级联成一个

　　四位全加器，其逻辑原理图如图1-2所示。

编辑好后保存文件，

　　在文件列表里找到该文件，右键?

setasTop-levelentity，将其设

　　置为顶层文件，点击编译按钮就行编译。

　　1

　　图1-2

　　（4）新建波形文件，赋予每个输入端口某种输入信号，保存波形文件，

　　进行功能仿真，观察输出端波形与输入信号关系是否正确。

若不

　　正确，查找问题所在并解决问题；

若正确，则进行管脚分配，分

　　配完毕后再编译一次使分配生效，连接De2开发板到电脑，将文

　　件下载到开发板进行验证。

　　2、用VhDL语言设计4位加法器

（1）新建一个VhDL源文件，文件名为adder1.vhd，使用VhDL实现一

　　位全加器，其VhDL代码如下：

　　LIbRARYIeee;

　　useIeee.sTD_LogIc_1164.ALL;

　　enTITYadde1rIs

　　poRT（A,b,ci:

InsTD_LogIc;

　　s,co:

ouTsTD_LogIc）;

　　enDadder1;

　　ARchITecTuReqadderoFadder1Is

　　begIn

　　pRocess（A,b,ci）

　　VARIAbLen1,n2,n3:

sTD_LogIc;

　　n1:

=AAnDb;

　　n2:

=AxoRb;

　　2

　　n3:

=ciAnDn2;

　　co　　s　　enDpRocess;

　　enDqadder;

（2）再新建一个VhDL源文件，命名为adder4.vhd，在这里将adder

　　一位全加器例化并使用它，做成四位全加器，代码如下：

　　libraryieee;

　　useieee.std_logic_1164.all;

　　entityadder4is

　　port（A,b:

instd_logic_vector（3downto0）;

　　s:

outstd_logic_vector（3downto0）;

　　co:

outstd_logic;

　　ci:

instd_logic）;

　　endadder4;

　　architectureadder_4ofadder4is

　　componentadder

　　port（

　　A:

instd_logic;

　　b:

outstd_logic）;

　　endcomponent;

　　signalc1,c2,c3:

std_logic;

　　begin

　　u1:

adderportmap（A（0）,b（0）,ci,c1,s（0））;

　　u2:

adderportmap（A

（1）,b

（1）,c1,c2,s

（1））;

　　u3:

adderportmap（A

（2）,b

（2）,c2,c3,s

（2））;

　　u4:

adderportmap（A（3）,b（3）,c3,co,s（3））;

　　endadder_4;

　　（3）保存文件后将adder4设置为顶层文件并编译，编译通过后按照与

　　图形编辑发一样的仿真、管脚分配方式进行操作，最后下载到开

　　发板验证

　　四、实验现象

　　两种方式实现的四位加法器下载到De2开发板后都可正常工作，其中使用sw0作为低位的进位，sw4~1作为数据b，sw8~5作为数据A，LDg3~0作为输出的结果，LeDg4作为输出的进位。

当sw4~1闭合sw8~5和sw0断开时，只有LeDg3~0这四个灯亮；

当sw8~0全闭合时，LeDg4~0灯全亮。

　　3

　　中国石油大学（华东）

　　实

　　课题名称

　　实验项目名称

　　专业

　　姓名验报告eDA设计实验一四位全加器的设计计算机科学与技术孙文吉

　　4

　　篇二：

eDA全加器实验报告

　　1位全加器设计实验报告彭世晶32211317

　　实验目的：

用原理图输入法完成半加器和全加器的设计，熟悉和练习QuartusⅡ的应用。

　　实验原理：

1位全加器可以用两个半加器及一个或门连接而成，因此需要首先完成半加器的设计。

用最简单的原理图输入法来完成半加器及全加器的设计。

实验真值表：

　　半加器

　　全加器

　　实验逻辑图：

　　实验程序：

　　moduleh_adder（a,b,so,co）;

//半加器描述inputa,b;

outputso,co;

　　assign{co,so}=a+b;

//两位二进制数直接相加endmodule或门

　　moduleor2a（a.b.c）;

//或门逻辑描述

　　outputc;

inputa,bassignc=a|b;

endmodule

　　全加器顶层文件

　　modulef_adder（ain,bin,cin,cout,sum）;

//一位全加器顶层设　　　　wiree,d,f;

//定义网线型变量作内部单元连接线h_adderu1（ain,bin,e,d）;

//使用位置关联法进行例化h_adderu2（.a（e）,.so（sum）,.b（cin）,.co（f））;

　　or2au3（.a（d）,.b（f）,.c（cout））;

//使用端口名关联法进行例化

　　endmodule

　　实验波形图：

　　实验RTL图：

　　实验结果与分析：

　　通过eDA实验我对编程环境QuartusⅡ有了一定的了解，也初步了解了硬件平

　　台。

我个人认为老师应当增加实验次数，以便我们加强自己的动手能力。

　　篇三：

eDA实验报告二（一位全加器的设计）

　　实验二：

一位全加器的设计

　　1、了解和学习QuartusII7.2软件设计平台。

　　2、了解eDA的设计过程。

　　3、通过实例，学习和掌握QuartusII7.2平台下的文本输入法。

　　4、学习和掌握全加器的设计原理。

　　5、初步掌握该实验的软件仿真过程。

　　二、实验仪器

　　pc机，操作系统为windows7，本课程所用系统均为windows7（下同），QuartusII7.2设计平台。

　　1、创建工程，在File菜单中选择newprojectwizard，弹出对话框如下图所示

　　在这个窗口中第一行为工程保存路径，第二行为工程名，第三行为顶层文件实体名，和工程名一样。

　　2、新建设计文本文件，在file中选择new，出现如下对话框：

　　选择VhDLFile点击oK。

　　2、文本输入，在文本中输入如下程序代码：

　　enTITYxor31is

　　port（a,b,cin:

　　sum:

　　endxor31;

　　ARchITecTuRed1oFxor31is

　　sum　　endd1;

　　enTITYand21is

　　port（a,b:

　　c:

　　endand21;

　　ARchITecTuRed2oFand21is

　　c　　endd2;

　　enTITYor31is

　　port（s1,s2,s3:

　　y:

　　endor31;

　　ARchITecTuRed3oFor31is

　　y　　endd3;

　　enTITYf_adder1is

　　cout,sum:

　　endf_adder1;

　　ARchITecTuRebhvoFf_adder1is

　　componentand21is

　　componentxor31is

　　componentor31is

　　signals1,s2,s3:

xor31portmap（a,b,cin,sum）;

and21portmap（a,b,s1）;

and21portmap（b,cin,s2）;

and21portmap（a,cin,s3）;

　　u5:

or31portmap（s1,s2,s3,cout）;

　　endbhv;

　　然后保存到工程中，结果如下图所示：

　　4、编译，如果有多个文件要把这个文件设为当前顶层实体，这样软件编译时就只编译这个文件。

点击projet->

setasTop-levelentityctrl+shift+J接下来进行编译，点击processing->

startcompilation，见下

　　5、仿真验证，打开波形编辑器，新建一个波形仿真文件，如下图：

　　然后选择菜单“View”→“utility”→“nodeFinder”出现如下对话框，在“Filter”中选择“pins：

all”，再点击“List”即在下边的“nodeFound”