Cadence Design entry HDL 教程Word格式文档下载.docx
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接下来,将详细介绍
什么是库?
从设计原理图、PCBLayout直到进行真正的制造,不同的阶段,需要用到的元件的表现形式是不一样的。
原理图中,我们需要元件的符号,如果需要仿真,我们就需要元件的电器模型参数,在PCBLayout阶段,我们则需要元件的PCBFootprint。
在设计的不同阶段,我们把每个阶段软件所需要的同一类型元件(符号、模型或PCBFootprint)组织在一起,就构成了库。
◎Schematiclibraries
原理图中库就是一些逻辑符号,插脚引线以及一些封装信息;
◎Layoutlibraries
LayoutLibraries就是和原理图对应的元件的FootPrint。
◎SimulationLibraries
这些库就是用Verilog或VHDL硬件描述语言来模拟实际元件行为的信息。
Cadence提供很多参考库,另外,还有一个经常要用到的Standard库,Standard库是参考库的一个。
(后续章节将会详细介绍)Standard库位于<
your_inst_dir>
/share/library目录之下。
在Cadence提供的参考库中,包含如下几个文件夹:
sym_1,entity,chips,part_table
下表给出了各个文件的简介:
文件名
描述
sym_1
描述了原理图的符号
entity
描述了原理图符号各个pin
chips
原理图与物理封装的匹配信息
part_table
描述了用户为元件自定义的信息,如为元件定义适合各个企业自身需要的属性。
下图是一个库文件结构的例子。
LocalLibraries就是工程师创建一个项目后,依附项目本身的库。
设计师可以导入Cadence提供的参考库,加以编辑作为localLibraries来使用。
下图是LocalLibraries的结构。
什么是CDS.Lib
Cds.lib定义了设计一个项目所涉及到的库,以及这些库所在的物理地址。
如:
DEFINE54alsttl../../library/54alsttl
DEFINE54fact../../library/54fact
DEFINEtutorial_libworklib
INCLUDE$CONCEPT_INST_DIR/share/cdssetup/cds.lib
DEFINElocal_liblocal_lib
什么是ProjectFile?
当你创建好一个项目的时候,AllegroProjectManager就会自动产生一个ProjectFile。
ProjectFile其文件名称是<
projectname>
.cpm。
察看ProjectFile包含的信息,可以用记事本打开。
在这里不作详细陈述。
创建一个Project
1、选择:
开始〉程序〉AllegroSPB15.5〉ProjectManager
其中,OpenProject是用来打开一个现存的项目,而CreateDesignProject就是新建一个项目。
我们点击CreateDesignProject,出现一个对话框,我们照下图所示输入相应内容:
ProjectName就是所要创建的项目的名称,在该例中,软件将会产生一个tutorial.cpm的projectFile.Location就是定义该项目所处的路径。
2、点击Next,出现新的对话框:
注意:
如果在上述的对话框的左侧,AvailableLibraries中出现的库,和你的出现的不一致,是因为Cds.lib还没有将Cadence所提供的参考库加入到您的设计中。
请参考如下方法添加:
请先安装Cadence提供的参考库。
(第三张光盘)
·
打开<
\share\cdssetup,找到该文件夹中的Cds文件,用记事本打开;
在该文本中添加:
include<
\share\library\cds.lib
也可以将所有需要用的库文件统一放在一个文件夹下,然后在Cds.lib文件中自定义一个库名称,如:
DefineMyD:
\cadence\lib\
关于Define和Include的区别:
1、Define:
可以加载单独的某个库,或者包含多个库的某个文件夹的,但是一定需要给出一个自定义的名称,如DefinemyD:
\cadence\lib\,或者DefineactelD:
\cadence\lib\actel
2、Include:
已经存在一个类似Cds.lib的其他*.lib的文件,我们只需用Include把它包含进来即可。
保存,关闭。
4、点击Next,出现DesignName对话框:
在Libraries下拉选择框中,我们选择tutorial_lib,DesignName中,我们输入desexample。
这样,Desexample便存放在Tutorial_lib中。
5、点击Next,出现Summary对话框,这个对话框显示了前面几步定义好的信息,如果需要修改,请点击Previous返回到前面几步做修改。
6、点击Finish。
这样,ProjectManager便创建好一个项目,并显示出PCB板设计流程的界面。
使用ProjectManagerSetup来增加库
通过向导创建好一个项目之后,我们也可以使用Setup对项目作一些改变,如增加Libraries或Cell等。
在本节,我们将介绍将项目添加Local_lib到项目中。
3、首先,请打开<
/doc/concepthdl_tut/tutorial_examples文件夹,将该文件夹中的local_lib.zip的文件释放到D:
\Designs\local_lib。
4、点击ProjectManager界面中的Setup,在出现的ProjectSetup对话框选择Global面板,
5、点击Edit,ProjectManager用写字板打开Cds.lib。
6、在写在板中增加如下内容:
DEFINElocal_liblocal_lib
这样,cds.lib就增加了local_lib库。
7、保存并关闭写字板,ProjectManager会出现下面的对话框:
选择Yes。
8、在Availablelibraries列表中选择Local_lib.
9、点击Add。
10、选中Local_lib,点击Up按钮,直到Local_lib处于tutorial_lib之下;
11、选中lsttl库,点击add;
12、点击Allply;
13、切换到PartTable面板,如下图点击Add,增加PhysicalPartTableFiles;
14、在出现的AddPhysicalPartTable对话框中选择File;
15、打开Local_lib文件夹;
16、选中local_lib.ptf然后点击Open;
AddPhysicalPartTable对话框出现Local_lib.ptf的路径:
17、点击Ok。
16、PhysicalPartTableFiles一栏显示出了新增的Local_lib.ptf的路径:
17、点击OK。
第三章原理图的绘制
本章内容概要:
DesignEntryHDL起步;
增加页边框;
增加文字(注释);
选择并添加元件;
元件的连接;
给网络线命名;
增加Port;
增加Power和Ground;
保存原理图;
察看Verilog描述;
绘制总线;
总线接入线绘制;
增加元件的电气属性;
保存并察看错误信息。
DesignEntryHDL起步
画原理图的第一步是用启动DesignEntryHDL。
通过DesignEntryHDL中,才能从提供的库中调用相应得元件,然后进行连接,完成逻辑设计。
在ProjectManager界面中,点击DesignEntry图标即可启动DesignEntryHDL。
启动之后,我们可以在DesignEntryHDL的TitleBar看到DesignName。
在本例中是DESEXAMPLE.SCH.1.1。
下面我们具体解释该名称:
在TitlebarDesignName的后面,我们还可以看到用方括号括住的inhierarchy字样。
Inhierarchy是DesignEntryHDL三种使用模式的一种。
inhierarchy模式
当用户打开一个设计的时候,最先打开的是处于顶层的原理图页,并且,顶层的设计名称也会显示在TitleBar,紧跟在名称之后的是方括号内的inhierarchy字样。
这表示DesignEntryHDL已经识别出设计的层级。
你可以使用ascend和descend命令来察看层级式的原理图。
具体命令是:
File>
Edit>
Hierarchy>
Ascend或File>
EditHierarchy>
Descend。
你也可以使用File>
Return来返回之前察看得原理图页。
使用Pre-Select模式
Pre-select和post-select两种模式都可以使用,DesignEntryHDL默认的是Post-select模式,如果需要切换到Pre-select模式,必须重新设置。
1、打开Tools>
Options.
出现DesignEntryHDLoption对话框,在General面板一栏,找到EnablePre-selectMode,并打上√;
2、点击OK,保存并退出设置。
再次提醒:
在Pre-select模式下,只有先选中需要执行某个命令的对象,才能激活命令。
比如,你需要Copy电阻R1,在不选中R1的情况下,Edit〉Copy命令是处于灰色状态,非激活。
只有在选中了R1之后,才能将Copy命令激活。
而Post-Select模式可以先选中某个命令,再选中需要执行该命令的对象。
在本教程中,我们采用Post-select模式。
增加图幅边框
绘制原理图的第一步,是添加图幅边框。
当然,你也可以不用图幅边框进行绘制,但,添加图幅边框然后绘制原理图是一个标准的操作规范。
当你对设计作CrossReference的时候,图幅边框是必须的。
当打印好原理图,如果没有图幅边框,我们将很难定位某个信号线或者某个元件。
而有了图幅边框之后,我们便可以利用CrossReference来定位任意一个元件或信号线。
手动添加图幅边框
DesignEntryHDL认为图幅边框也是元件的一种。
1、要选择并放置某个图幅边框,打开Component>
Add.
出现ComponentBrowser对话框,如下图:
2、点击BrowseLibraries文件夹,在右边的Libraries中选择Standard;
3、在Cell一栏找到CadenceASizePage,点击Add;
4、在原理图编辑窗口中点击,放置边框;
5、关闭componentbrowser。
在SettingOption中设置默认的图幅边框
如果嫌每次手动添加比较麻烦,你也可以在SettingOption中设置默认的图幅边框。
这样,只要产生新的原理图页,便会自动加载默认的边框。
1、选择Tools>
Options.在出现的对话框中,选择General面板;
2、在PageBorder区域,点击Browser,在出现的对话框中,找到存放边框的库,并选中相应的边框,点击Open;
(如Standard库的Cadenceasizepage)
3、在Option对话框中点击OK,保存并关闭该设置。
4、选择File〉New,新增了一页UNNAMED.SCH.1.1的原理图页,同时,该页自动加载了边框。
5、选择File〉close关闭该页。
添加文字(AddingText)(Notes)
你可以在图幅边框中添加诸如以下的信息:
标题栏-Title(nameofthedesign)
工程师信息-Engineer(nameoftheEngineerwhocreatedthedesign)
日期-Date(dateofcreation)
页码-Page(pagenumber)
添加文字信息之前,先放大图幅边框,定位到要添加文字的位置。
放大指定的区域
1、在工具栏上找到ZoomPoints摁钮,点击
2、在需要添加文字的图幅边框区域单击鼠标,拉出一个方形的框,覆盖所要放大的区域,松开鼠标左键,放大;
调整放大,直到合适的视觉效果:
接下来我们就可以添加文字了:
1.选择菜单Text>
Note.
出现Note对话框:
在文本框里输入需要添加的文字,Mode选择Queue模式。
2、添加如下文字:
DESEXAMPLE
JIM
2-2-2000
1
3、在图幅边框的下列区域分别添加文字:
a.TITLE
b.ENGINEER
c.DATE
d.PAGE
4、关闭Note对话框:
5、Zoomfit
摁钮查看整个视图;
选择并添加元件
编辑原理图所需要的元件存放在不同的库中,我们可以用ComponentBrowser来搜索需要的元件,然后添加到原理图页面。
1、放大原理图编辑页面,如下图所示:
2、选择菜单:
Component>
Add.出现ComponentBrowser对话框:
3、选择local_lib
在Cells一栏,列出所有local_lib的元件.
4、选择LS74并点击Add.
5、将元件摆放到原理图编辑页面上;
6、连续点击,摆放另外一个LS74;
6、关闭comopentbrowser窗口.
注意:
如果在comopentbrowser中你已经尝试通过给定条件来搜索元件,操作总不能成功的话,请不用着急,这里牵涉到元件Parttable表的配置.我们在后续章节中将做介绍.
电气线的连接
摆放好元件之后,我们就可以将它们连接.在本节,我们将对元件的连接做具体介绍;
1.选择Wire>
Draw.
2.单击I1的pin脚Q连接到I2的pin脚D
如下图连接好的样子.
1.搜索元件库,摆放另外一个元件LS04,摆放在I1和I2之间.
2.关闭comopentbrowser窗口.
3.按下图所示连接个元件;
1.选择File>
Save保存设计.
2.添加更多的连接线,如下图所示:
Note:
在没有pin或wire的区域双击左键可以结束画线.
1.单击鼠标右键,选择Done.
为连接线命名(NamingWires)
DesignEntryHDL环境中,在一个设计中不同原理图页面的网络线,只要有相同的网络名称,那么,DesignEntryHDL认为他们是同一网络.在多页原理图中,就不一定需要off-page连接符来表示同一信号线.
1.选择Wire>
SignalName.
出现SignalName对话框.
1.按照下列的顺序在SignalNames文本框中输入文字.
oPRESET
oD
oCLOCK
oRESET
oAB1
oQ
oQB2
2.按如下图示分别在相应网络线上点击输入相应名称.
添加Ports
Cadence提供input和outputports连接符。
这些符号存在Cadence的standardlibrary中.你可以用ComponentBrowser选择相应的符号并添加到原理图中.
1.选择菜单Component>
出现ComponentBrowser对话框.
2.选择Standard库.
3.在Cells一栏选择INPORT,然后点击Add.
4.点击网络线PRESET一端添加INPORT.这样就把网络线PRESET定义为inport.
5.左击原理图空白处,再次调出INPORT.
6.在网络线D的一端点击,添加INPORT.
类似的,在剩余的网络线一端依次添加Inport,如下图所示.
1.返回到ComponentBrowser,在Cell中选择OUTPORT,添加到网络线Q端,如下图所示:
8、关闭ComponentBrowser。
添加电源和地(AddingPowerandGround)
接下来,我们在网络线AB1一端添加Power,在QB2一端添加Ground,Power和Ground在Local_lib中.
1.在工具栏上找到ZoomFit
,单击.
1.然后,找到ZoomPoints
1.选择需要放大的区域,如下图所示:
1.选择菜单Wire>
2.绘制一条水平线,如下图所示。
1.单击鼠标右键,在弹出的菜单中选择Done.
2.选择菜单Edit>
Copy.
3.单击刚才绘制好的水平线,然后在其上方单击,完成Copy。
如下图所示:
1.右键鼠标,在弹出的菜单中选择Done.
2.延长刚绘制好的两条线,如下图所示:
2.选择菜单Wire>
SignalName.
出现SignalName对话框.
3.输入AB1和QB2,并分别赋予刚绘制好的两条线。
具备网络名称的两条线如下图所示.
1.关闭SignalName对话框.
2.选择Component>
Add.
出现ComponentBrowser.
3.选择local_lib库.
4.在Cell一栏选择RES.
5.将选择的电阻摆放到如下图所示的位置:
1.选择Edit>
Rotate,然后单击该电阻.
1.单击鼠标右键,在弹出的菜单中选择Done.
2.选择Edit>
3.选择RES,在空白处单击,完成copy。
1.选择菜单Edit>
Move.
2.选择上面的电阻,将其连接到邻近的网络线一端。
3.选择下面的电阻,同样将其连接到网络线的一端。
完成连接后如下图所示:
2.继续照下图所示添加连接线:
1.选择菜单Component>
出现ComponentBrowser对话框.
2.选择local_lib.
3.在Cell一栏选择VCC点击Add.
4.在原理图编辑页面放置VCC,如下图所示.
1.在Cells栏选择GND点击Add.
2.在原理图编辑页面放置GND如下图所示.
1.在Cell一栏选择LS04.
2.在原理图编辑页面将LS04摆放在AB1和QB2之间,如下图所示:
1.关闭ComponentBrowser对话框.
2.右键鼠标选择菜单Done.
3.在工具栏点击ZoomFit
DesignEntryHDL切换到最适合视图。
保存设计(SavingtheSchematic)
保存设计,即将设计的所有数据存放到硬盘。
选择File>
Save.
在保存设计时,DesignEntryHDL同时会产生netlist。
选择菜单Tools>
Options.选择Output面板。
默认CreateNetlist是勾选的,这样,HDL会生成VerilogNetlist。
如果不需要,即去掉勾选。
如果勾选VHDLNetlist,在生成VerilogNetlist的同时,也会生成VHDL网表。
保存设计并生成网表之后,在命令窗口会出现下列信息:
...HDLWritten
察看Verilog描述
1.选择File>
Open.
出现ViewOpen对话框.
1.在Library一栏选择tutorial_lib.
2.在下面树形结构中,双击DESEXAMPLE.
3.双击sch_1.
4.选择verilog.v.
5.选择Open.
这样,你即可察看DESEXAMPLE的Verilog描述.
新增原理图页
单页原理图或许并不能满足设计要求,因此,有时需要在现有的基础上新增页面。
EditPage/Symbol>
AddNewPage.
DesignEntryHDL即新增一页,命名为[DESEXAMPLE.SCH.1.2]
其名称含义,详见下图描述.
1.新增的一页,自动添加了pageborder。
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