8位十进制频率计设计 EDA技术与Verilog HDL实验报告Word格式文档下载.docx
- 文档编号:19694553
- 上传时间:2023-01-08
- 格式:DOCX
- 页数:8
- 大小:245.95KB
8位十进制频率计设计 EDA技术与Verilog HDL实验报告Word格式文档下载.docx
《8位十进制频率计设计 EDA技术与Verilog HDL实验报告Word格式文档下载.docx》由会员分享,可在线阅读,更多相关《8位十进制频率计设计 EDA技术与Verilog HDL实验报告Word格式文档下载.docx(8页珍藏版)》请在冰豆网上搜索。
Conter8.bdf图形输入:
tf_ctro.bdf图形输入:
ft_top.bdf图形输入:
conter100.v文本输入:
moduleconter100(CLK,CLR,EN,cout,ge,shi);
inputCLK,EN,CLR;
output[3:
0]ge;
0]shi;
outputcout;
regcout;
reg[3:
0]shi;
always@(posedgeCLK)
if(!
CLR)
begin
ge<
=0;
shi<
cout<
end
elseif((ge==9)&
&
(shi==9))
=1;
elseif(ge==9)
=shi+1;
else
=ge+1;
=shi;
end
endmodule
tf_ctro.v文本输入:
moduletf_ctro(clk,en,clr,lock);
inputclk;
outputen,clr,lock;
regen,clr,lock;
integerd=0;
always@(posedgeclk)
begin
d<
=d+1;
if(d==1)
en<
lock<
clr<
elseif(d==2)
end
elseif(d==3)
elseif(d==6)
elseif(d==7)
elseif(d==8)
elseif(d==16)
endmodule
74374锁存器文本输入:
moduleoctal(clk,en,d_in,q_in);
inputclk,en;
input[3:
0]d_in;
output[3:
0]q_in;
reg[3:
0]Q;
assignq_in=Q;
if(!
en)
Q<
=d_in;
(2)8位十进制频率计
四.实验步骤
1、新建一个名称为CTR10的工程,并在该文件夹中新建一个CTR10.bdf的文件,在工程文件夹中新建一个counter8.bdf的文件。
2、编译工程,编译成功后进行下一步,若不成功则查改错误。
3、在工程文件夹中新建一个CTR10.vwf的波形文件,导入工程端口,设置输入波形,仿真得出输出端口波形。
4、验证输出端口波形是否实现8位十进制频率计的功能。
五、实验数据
仿真波形如下图所示:
Conter8.bdf图形输入仿真波形:
Conter100.v文本输入仿真波形:
Tf_ctro.bdf图形输入仿真波形输入:
ft_top.bdf图形输入仿真波形:
ft_top.bdf图形输入仿真波形
六、实验小结
通过本次实验熟悉在QuartusII下设计2位和8位十进制频率计,并编译、仿真验证其功能。
- 配套讲稿:
如PPT文件的首页显示word图标,表示该PPT已包含配套word讲稿。双击word图标可打开word文档。
- 特殊限制:
部分文档作品中含有的国旗、国徽等图片,仅作为作品整体效果示例展示,禁止商用。设计者仅对作品中独创性部分享有著作权。
- 关 键 词:
- 8位十进制频率计设计 EDA技术与Verilog HDL实验报告 十进制 频率计 设计 EDA 技术 Verilog HDL 实验 报告