基于FPGA电子钟的设计分析报告Word文档下载推荐.docx
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一、数字钟的设计要求
设计一个具有时、分、秒计时第二电子钟电路,按24小时制记时。
要求:
1、准确计时,以数字形式显示时、分、秒的时间;
2、具有分、时校正功能,校正输入脉冲频率为1Hz;
3、具有仿广播电台整点报时的功能,即每逢59分51秒、53秒、55秒及57秒时,发出4声500Hz低音,在59分59秒时发出一声1kHz高音,它们的持续时间均为1秒。
最后一声高音结束的时刻恰好为正点时刻。
4、具有定时闹钟功能,且最长闹铃时间为一分钟。
要求可以任意设置闹钟的时、分;
闹铃信号为500Hz和1kHz的方波信号,两种频率的信号交替输出,且均持续1S。
设置一个停止闹铃控制键,可以停止输出闹铃信号。
二、顶层设计
采用自顶向下的设计方法,首先根据数字时钟的功能要求进行顶层设计和分析,用FPGA实现系统的计时、显示驱动、按键输入处理、仿广播电台整点报时的功能。
根据实训平台的硬件资源情况,输入信号包括时钟输入和按键输入,其中系统时钟由实训平台核心板50MHz
晶振提供,拨码开关作为校时、闹钟时间设置和复位的信号输入,输出信号包括峰鸣器控制输出、8位动态数码管位选和段选控制输出。
数字电字时钟系统主要有分频器模块、按键消抖模块、计时模块、整点报时和闹铃模块和显示驱动模块构成。
三、模块
1.顶层模块
如下图所示。
2.分频器模块
分频器模块的主要功能是为其他模块提供时钟信号。
输入端口:
50MHz的时钟信号;
输出端口:
1Hz、500Hz和1kHz三种频率的时钟信号。
3.按键消抖模块
作为机械开关的键盘,在按键操作时,机械触点的弹性及电压突跳等原因,在触点闭合或开启的瞬间会出现电压抖动,如下图所示。
实际应用中如果不进行处理将会造成误触发。
按键去抖动关键在于提取稳定的低电平状态,滤除前沿、后沿抖动毛刷。
对于一个按键信号,可以用一个脉冲对它进行采样。
如果连续三采样为低电平,可以认为信号已经处于键稳定状态,这时输出一个低电平按键信号。
继续采样的过程中如果不能满足连续三次采样为低,则认为键稳定状态结束,这时输出变为高电平。
按键消抖模块功能是消除校时按键的机械抖动。
消抖时钟,按键K1,K2和K3;
校时信号set_h,校分信号set_m,显示模式mode。
4.计时模块
计时模块是数字钟的主体电路,包括正常计时、对时间进行校正、设置闹钟时间和判断闹铃等功能。
clk_1Hz_in,秒计时脉冲输入;
mode,校时和闹钟设置功能切换信号输入;
set_h,set_m,校时和闹钟设置信号;
nCR,复位信号。
time_data,时分秒BCD码输出;
equ,闹钟标志。
计时模块如下图所示。
5.显示模块
显示模块参考模块二中的数码管动态扫描项目。
显示模块如下图所示。
6.报时和闹钟模块
报时和闹钟功能有两个:
一是实现仿电台正点按照4低音1高音的顺序发出间断声音,以最后一声结束时的时刻;
二是当设定的闹铃时间报时和数字钟当前的时间相等时,驱动蜂鸣器电路“闹时”,闹铃时间长为一分钟,为了能随时关掉闹铃声音,设置了一个控制键Ctrl_Bell。
报时和闹钟模块如下图所示。
4、系统调试及运行结果分析
1、硬件调试
在软件联机调试之前,首先要确定硬件是否完全正确。
检查方面主要包括:
(1)PC机的接口和核心板上的JTAG下载口是否连接正确;
(2)蜂鸣器的电路是否为通路;
(3)检查接地、电源线是否连接正确;
(4)LED七段数码管显示正常。
引脚分布如下表:
2、软件调试
在确定好硬件系统正确之后,我对本设计进行分模块的软件调试。
在与主程序衔接时,主程序和各子程序也需作相应的改动,以便与子程序更好的衔接,特别是显示子程序需作较大改动,以便对不同内容进行显示。
软件编译后的结果:
3、调试过程及结果
调试过程按照:
显示模块→时间模块→键盘模块→时间设定及其显示模块→闹铃、整点报时设定及其显示模块的顺序进行调试。
(1)显示模块调试
本系统功能完整运行离不开正确显示,所以显示模块的实现非常重要,在联机调试第一步就要确定系统的显示是否能够正常运行。
将需要显示的内容编写在程序内,单独得进行仿真。
此模块调试结果如图所示:
(2)时间系统模块调试
确定系统显示成功后,进行时间系统的调试。
时间系统需要实现时、分、秒的正确走时。
显示结果为时、分、秒,其中秒钟可以正常走动。
五、总结
在FPGA上设计和调试都需要耐心,时钟设计在生活中无处不在,设计的过程要考虑到应用的习惯,设计更人性化的体验,才会是一个好的设计。
在VerilogHDL语言的学习上还存在一些问题,没有深入的学习,对于有些语法错误,还需要仔细的查找。
如果将这个数字时钟应用于现实生活中,还存在些许的问题。
例如操作起来没那么的方便等等。
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