ADC.docx
- 文档编号:19658301
- 上传时间:2023-04-24
- 格式:DOCX
- 页数:18
- 大小:453.20KB
ADC.docx
《ADC.docx》由会员分享,可在线阅读,更多相关《ADC.docx(18页珍藏版)》请在冰豆网上搜索。
ADC
SPECIFICATION
1.模数转换技术(概述)
模数转换包括采样、保持、量化、编码四个过程。
采样就是将一个连续变化的信号X(t)转换成时间上离散的采样信号X(n)。
根据奈奎斯特采样定理,对于采样(t)信号X(t),如果采样频率fs大于或等于2fmax(fmax为X(t)最高频率成分,则可以无失真地重建恢复原始信号。
实际上,由于模数转换器器件的非线性失真,量化噪声及接收机噪声等因素的影响,采样速率一般取fs=2.5fmax。
通常采样脉冲的宽度TW是很短的,故采样输出是断续的窄脉冲。
要把一个采样输出信号数字化,需要将采样输出所得的瞬时模拟信号保持一段时间,这就是保持过程。
量化是将连续幅度的抽样信号转换成离散时间、离散幅度的数字信号,量化的主要问题就是量化误差。
假设噪声信号在量化电平中是均匀分布的,则量化噪声均方值与量化间隔和模数转换器的输入阻抗值有关。
编码是将量化后的信号编码成二进制代码输出。
2.ADC的种类
(1)传统型:
积分型ADC(低速),逐次逼近型ADC(中速),并行ADC(高速)
(2)其它型:
中速:
pipelinealgorithmicADC高速:
interpolatingADCfoldingADCtwo-stepADC
multiple-bitpipelineADC
time-iterleavedADC
高性能:
delta-sigmaADC(中高速)
3.主要性能要求
(1)高速参考速度10MHz—165MHz(采样频率)
估算需要50MHz—80MHz
(2)精度分辨率8位,10位(各一个)
(3)高动态范围
(4)低功耗
(5)低噪声
(6)面积小
4.不同种类的ADC工作原理及性能简述
(1)积分型(dual-slope)
ADC:
积分型模数转换器[图1]包含积分器、比较器、计数器、时钟发生器和一些控制逻辑。
转换开始前,积分器的输出电压为0伏,计数器的状态为0,转换开始后,积分器对输入电压进行积分,其输出电压线性下降。
与此同时,位二进制加法计数器开始对来自时钟脉冲发生器的脉冲进行计数,其输出不断增长。
优点:
精度比较高(10到22位),用简单电路就能获得高分辨率
抑制高频噪声和固定的低频干扰(50Hz—60Hz)能力强
缺点:
由于转换精度依赖于积分时间,因此转换速度低(100sps—2Msps)
输入带宽比较低
(图一)原理图
(2)逐次逼近型(successive-approximationADC):
逐次比较型AD(图二)由一个比较器和DA转换器通过逐次比较逻辑构成,转换速度不如并行模数转换器。
但逐次渐进型模数转换器是串行模数转换器中转换速度最快的一种。
逐次渐进型模数转换器启动后,它先把一个二进制代码假想为转换结果,然后把这个假想结果通过数模转换器转换成模拟电压,接下来通过比较器来验证:
如果这个电压比待转换的电压低,那么就把一个较大的二进制代码作为新的假想结果;如果这个电压比待转换的电压高,那么就把一个较小的二进制代码作为新的假想结果。
这个过程反复进行,直至假想结果最接近待转换的电压。
由于电路包括了一个数模转换器(精密电阻网络),所以不利于在芯片内部实现。
优点:
速度较高(串行中最高的)
功耗低
缺点:
分辩率高于12位成本会很高
输入带宽比较低
(图二)原理图
(3)
(delta-sigma):
这种转换器一般采用过采样的方法来实现,是以速度换取精度型。
Σ-Δ型AD由积分器、比较器、1位DA转换器和数字滤波器等组成。
原理上近似于积分型,将输入电压转换成时间(脉冲宽度)信号,用数字滤波器处理后得到数字值。
经过数字滤波处理后,这种过采样被降低到一个比较低的采样率;同时模数转换器的分辨率被提高。
Σ-Δ调制器,如(图三)A所示,包含1个差分放大器、1个积分器、1个比较器以及1个由1bitDAC(1个简单的开关,可以将差分放大器的反相输入接到正或负参考电压)构成的反馈环。
反馈DAC的作用是使积分器的平均输出电压接近于比较器的参考电平。
调制器输出中"1"的密度将正比于输入信号,如果输入电压上升,比较器必须产生更多数量的"1",反之亦然。
积分器用来对误差电压求和,对于输入信号表现为一个低通滤波器,而对于量化噪声则表现为高通滤波。
这样,大部分量化噪声就被推向更高的频段。
和前面的简单过采样相比,总的噪声功率没有改变,但噪声的分布发生了变化。
优点:
低成本(集成化的数字滤波)
高性能(高分辨率:
16位到24位);
与数字技术兼容,便于实现系统集成
缺点:
转换速率不高(中速ADC:
多数为几兆)
比较窄的输入带宽
(图三)A
(图三)B
(4)并行型(flash)
原理简单,就是由2的N次方个比较器进行每一位的比较,然后直接并行输出数字数据。
它大大减少了转换过程的中间步骤,转换速率极高,每一位数字代码几乎在同一时刻得到,因此,并行转换又称为闪烁型(flash)转换方式。
优点:
最快的ADC,速度一般可达几百兆赫兹(20-800Hz),有的已经达到GHz的速度。
缺点:
输入带宽小
功耗大
电路规模也极大,价格也高(尤其是位数较多时)
精确位相对低
(图四)
(5)串并行比较型(two-step)
这是并行ADC的一种改进,采用的是分成两步来完成整个转换过程,结构上介于并行型和逐次比较型之间,所以也称为Half flash(半快速)型。
还有分成三步或多步实现AD转换的,叫做分级(Multistep/Subrangling)型ADC,而从转换时序角度又可称为流水线(Pipelined)型ADC(后面一种)。
一步是进行粗量化,得到高位数字(比如8位,就得到高四位),另一步是细量化,得到低四位数据。
现代的分级型ADC中还可以加入对多次转换结果作数字运算而修正特性等功能。
优点:
功耗相对低
转换速度快(和并行类似)
电路规模比并行型小
缺点:
精度比较低
(图五)
(6)流水管线型(pipelne):
这也是并行ADC的一种改进。
这种转换器根据不同的改进方法又分几种。
其中有中速的ADC,也有高速的ADC。
一般中速的都是采用算法实现的。
典型的是一种乘2求和的算法,还有迭待算法。
高速的pipelineADC(如图四)转换速度可以40MHz最新有的公司已有150MHz8位ADC,应用的是0.13um工艺。
采用多个的精度的闪电式ADC对取样信号进行分级量化,然后将各级的量化结果组合起来,构成一个高精度的量化输出。
每一级由采样/保持电路、低分辨率ADC和DAC以及求和电路构成。
一个1位分辨率的流水线模数转换器完成一次采样的程序大致如下:
首级电路的采样保持器输入信号采样后先由一个t位分辨率的粗模数转换器对输入进行量化,接着用一个至少1位精度的乘积型数模转换器产生一个对应于量化结果的模拟电平送至求和电路。
求和电路从输入信号中扣除此模拟电平,并将差值精确放大某一固定增益后送交下一级电路处理。
经过S级这样的处理后,最后由一个较高精度的位精细模数转换器对残余信号进行转换。
将上述各级粗、细z模数的输出组合起来构成高精度的1位输出。
优点:
低功耗
电路规模小
采样速度高,
比较器很少进入亚稳态
提供优异的动态特性
缺点:
基准电路和偏置结构复杂
有流水延迟
对工艺敏感等
(图六)
(7)时间交错式(time-interleaved)
这种模数转换器由M路并行的ADC和多路信号分离器构成。
每路N-bit转换,经过N个时钟周期后,完成输出数据。
各路输出是随时间而重叠的。
优点:
转换速率高——最高可达200-600兆
缺点:
精度低,一般为6-8位(10位可达120MHz)
(图七)
(8)折叠式(folding)
折叠式ADC和并行ADC类似,也可以说是并行ADC的改进,但比两步式更进一步。
它仍采用并行结构,也是像两步式那样分为两路,高位进行粗量化,低位进行细量化,最后合为N位输出。
其中,细量化就是加了一个所谓的折叠结构(folder),来提高精度。
折叠法ADCs允许比较器的数目被减少到小于2N-1,2N-1通常是并行闪烁ADC所需要的比较器的数目。
一个折叠ADCs的结构见图8-1所示。
输入被分成两个并行的路径。
第一个路径是一个粗量化器,它量化输入信号为2N1值。
第二个路径得到输入并通过一个折叠电路,分配所有的2N1子区域到一个单一的子区域并把这个模拟信号应用于一个2N2子区域的精细量化器后,处理输入信号。
比较器的总数是2N1-1加上2N2-1,而在相同分辨率下并行ADC需要的比较器数目是2N1+N2-1。
换句话说,如果N1=2、N2=4,折叠ADC需要18个比较器,而一个6位并行ADC则需要63个比较器。
图8-1折叠ADC的结构
折叠过程在图8-2中说明。
折叠法取得满刻度范围,并把它分成F个子区域,其中F=2N1和N1都是整数。
每一个F子区域都描绘在一个子区域上。
一个N2位的精细量化器作用于这个区域来决定适合的精确位。
所有这些都是同时发生或是并行发生,因此,每次转换只需要一个时钟周期。
随后,我们将会看到这个技术使用在精细量化器在下一个时钟周期被取得,导致每次转换需要两个时钟周期的两级ADC。
图8-2折叠概念的图解
图8-3显示了一个F=4(N1=2)和N2=3的折叠量化器。
这个输入-输出特性给出了预处理器作为模拟输入到有折叠和无折叠的功能后的模拟输出。
我们发现,在折叠状态下,全部输入范围都描绘在一个从0到0.25VREF上的子区域。
折叠法ADC的优势是功率消耗和面积比并行或闪烁ADC的要小得多。
假设精细和粗量化器都是闪烁ADC,它具有与闪烁ADC相同的转换速率。
折叠法ADC的缺点是不具有采样和保持,折叠输出的带宽与等于模拟输入带宽的F倍。
在图8-3中显示的折叠特性有两个严重的问题。
第一,特性曲线中在Vin=0.25VREF、0.5VREF和0.75VREF时的明显的不连续性;第二,要求精细量化器工作在从0到0.25VREF的电压范围内。
第一个问题可以通过使用在图8-4(a)中所示的折叠特性曲线得到减轻。
通过使用多重的折叠器把振幅移动一个适当的量,第二个问题可以被消除。
这在图8-4(b)所示。
注意,在这种情况下,只有一个单一的量化器(例如一个比较器)且它的门槛电压可以设置在中间位置。
图8-3当N1=2,N2=3时的折叠特性曲线
图8-4(a)消除非连续性的折叠器;
(b)允许一个单一值量化器(比较器)的多重折叠器
当N1=2、N2=3时,使用1位量化器的折叠器如图8-5所示。
对这个5位的ADC,我们发现只需要11个比较器,而闪烁ADC则需要31个比较器。
所有量化器域值电压的交越值都需被相同设置,就象内插ADC所需的情况一样。
折叠器后面可以再接上内插器来进一步减少比较器的数目或简化它们的设计。
这种类型的ADC被称为折叠和内插ADC。
图8-5一个使用1位量化器(比较器)的5位折叠ADC
使用并行连接差分放大器能够很容易实现折叠电路。
图8-6显示了一个典型折叠器和它的折叠特性曲线。
注意,理想化的三角波形并没有被实现,但如果使用一个单一振幅值作为域值电压点的话这并不重要,就如图8-4(b)所做的那样。
差分放大器的数目和输出的连接方式将决定折叠器的起始和终止特性曲线。
在图8-6中,假设在偶数差分放大器下,一个I/2的吸入电流已被用来在负的-0.5IRL的最小输出时启动和终止特性曲线。
在图8-6中,通过改变在VREF和地之间电阻串最顶部和底部的电阻值,可以取得折叠特性曲线的水平移动,就如被阴影化的折叠特性曲线。
图8-64倍折叠器的实现
优点:
采样速率高(100-400MHz)
功耗更低,面积更小
与并行ADC有几乎同样快的速度
缺点:
输入带宽窄,受限制于采样保持电路的带宽及折叠的建立时间
粗量化器和精细量化器输出的时间不对准
需要使用一个高速采样和保持电路来减轻最大折叠频率带宽的要求
(9)内插式(interpolating)
这种ADC在结构上也是应用了类似的并行结构,同样是并行结构的提高。
主要是减少比较器的数目。
通过分压电阻分别带多个Latch,Latch相当于比较器,这就是所谓的内插。
图9-1显示一个3位使用4个内插系数的内插ADC。
这里,放大器在他们的中频部分是线性的,在最大频率处是饱和的(与微分放大器一样)。
提供给放大器的电源是VDD,必须保证它大于VREF,两个放大器的输出如图9-2所示,为了简单,它被理想化了。
注意:
所有的比较器的门槛电压都是一样的,为Vth。
因为有放大器的放大和单一的门槛电压,比较器变得非常简单,通常用一个锁存器来代替。
图9-1一个带有4个内插系数的3位内插ADC
图9-2图9-1的内插效果的图解说明
唯一的要求是每一个比较器(锁存器)的门槛电压被相同地设置在0、V1和V2之间。
这些点在图9-2中的数字1到数字8所描出,他们与图9-1中的一致。
如果这些点不是被相同地设置,则结果将会是INL和DNL。
内插法在输入端提供较少的电容,这就提高了输入信号的带宽和允许使用更为简单的比较器。
结果是,内插ADCs的速度将会和非内插ADCs的速度一样,或者会更快。
内插法也能够象用电压一样,用电流来实现。
图9-3显示了电流在I1和I2之间的电流镜是怎样被用在内插上的。
这种内插法的类型有时被称为有源内插。
图9-3使用电流镜的电流(有源)型内插法
在图9-1中的电压(无源)型内插法中的问题之一是,从放大器输出到每一个比较器的延迟由于不同的电阻而不同。
因为这个延迟主要是取决于在放大器输出和比较器输入之间的串联电阻及到比较器的输入电容,它可以被近似为附加在比较器输入端的串联电阻,如图9-4所示。
当输入到内插ADCs的信号是正弦曲线时,将会发生一个问题。
信号V1和V2被用来内插信号V2a、V2b和V2c。
可以看出,当中部内插信号V2b没有误差时,V2a和V2b有一个45o的相位误差,它导致产生1%的相对相位误差。
这个相位误差回贡献给INL。
通过使用一个2态的内插网络来最小化在放大器输出之间的相位差别可以得到一个更好的结果。
内插ADC的分辨率受内插值的限制。
最大取样速率变成依赖于相关路径延迟的均衡。
当最大取样速率接近最大速率是,分辨率将会降低。
目前的CMOS内插ADCs能够在较低的采样速率条件下有8位的分辨率,而在最大采样速率为100MHz下有6位的分辨率。
图9-4一个具有近似补偿比较延迟的3位内插ADC
优点:
面积小功耗低
速度较快
缺点:
精度低6-8位(100MHz)
5.建议方案(第10种ADC-折叠内插结合的ADC)
原理分析:
折叠插值型转换方式采用信号预处理的方法,这个预处理就是折叠。
折叠就是把输入较大的信号映射到某一个较小的区域内,并将其转换成数字信号,这个数据为整个数字量的低位数据。
然后再找出输入信号被映射的区间,该区间也以数字量表示,这个数据为整个数字量的高位数据。
高位和低位数据经过处理,得到最后的数字信号。
图十就是一个8位ADC的低5位细化折叠型转换方式的信号处理的示意图。
它将输入信号折叠成4个区间,用2位数字表示这4个区间。
然后再将折叠后的信号转换成3位数字量。
实际的折叠电路是由多个差分对构成的(见图8-6),并不能形成如图十所示的三角形折叠波,一般在最大值及最小值处较圆滑,造成较大的非线性误差,这可通过采用多个折叠电路的办法进行改进。
如果数字量低位部分有5位,采用32个折叠电路,通过调节各个折叠电路的基准电压,使每个折叠区间产生32个过零点,然后把这32路折叠后的信号送入比较器,再经过编码,产生低位数据。
但是32路折叠电路的电路规模较大,体现不出它的优势,所以通过插值的方法来产生相同的效果。
仍以低位为5位量化为例,只采用4个折叠电路,那么每个折叠区间会有4个折叠波。
再利用8个电阻分压产生的基准电压,调节这4个折叠电路,就可以得到另外的7组折叠波,同样可以产生32路折叠波。
优缺点比较:
由流水线型转换方式可知,通过对输入信号的预处理,使转换器精度提高的同时,可大幅降低元件的数目。
流水线型处理的方式是分步转换,其高位和底位数据分步得到,使转换速度受到影响。
折叠插值型转换方式克服了流水线型分步转换所带来的速度下降,它通过预处理电路,同时得到高位和低位数据,但元件的数目却大大减少。
折叠插值转换方式的特点是:
数据的两次量化是同时进行的,具有全并行转换的特点,速度较快;电路规模及功耗不大,如这里的8位转换器只需40个比较器。
折叠插值方式存在的问题是信号频率过高时,有所谓“气泡”现象产生,需要额外的处理电路;且当位数超过8位时,如要保持较少的比较器数目,折叠插值变得十分麻烦
首先,根据我们要求的速度(最高速度170MHz以上)和精度(10位),这样就排除了中低速的ADC,重点基本在并行型,流水管线型和时间交错型,其实就是在并行及其改进的型中选取。
(1)由于流水管线型在较高的工艺下(0.13um)速度达到150MHz,稍低于我们的参考芯片的162Hz。
可能会有更高的,但在实现上可能会难度加大,因此也被排除。
(2)对于时间交错型,它在速度和精度上也比较困难达到。
(3)折叠/内插结合型(folding/interpolating)。
它完全可以实现我们的要求(162MHz,8-10bit),并且更高的要求也能实现。
其次,我们选择这种ADC是由于现在市场上已经生产出类似的系列产品。
如ADC8002是8位,167MHz,ADC8006是10位200MHz等,并且其主要功能是数字显示及RGB图象信号处理。
而且应用的是0.18um的工艺。
这个系列都是用折叠/内插式实现的。
方案的可行性已经得到了验证,所以我们建议采用这种方式的ADC。
(图十)
(图十一)
- 配套讲稿:
如PPT文件的首页显示word图标,表示该PPT已包含配套word讲稿。双击word图标可打开word文档。
- 特殊限制:
部分文档作品中含有的国旗、国徽等图片,仅作为作品整体效果示例展示,禁止商用。设计者仅对作品中独创性部分享有著作权。
- 关 键 词:
- ADC