智力竞赛抢答计时器课程设计报告Word文档格式.docx
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2.课程设计题目描述和要求
(1)设计一个四人参加的智力竞赛抢答计时器。
当有一参赛者首先按下抢答开关时,相应显示灯亮并伴有声响,此时抢答器不再接受其他输入信号。
(2)电路具有回答问题时间控制功能。
要求回答问题时间小于等于30s,时间显示采用倒计时方式。
当到达限定时间时,发出警告。
3.设计思想和设计内容
我们通过搜索资料。
并且依据所学知识,为清晰明了简便的设计出想达到的目标,最终偶们采用实际的总体方案是将整个任务分成3个模块即:
(1)分频模块,因为实验所用开发板的时钟是50M的,而倒计时模块中要用到1hz和1kHz的时钟,所以要对50M的时钟进行分频产生1hz和1khz的时钟。
(2)抢答鉴别模块,要具有第一信号鉴别、锁存功能。
第一信号鉴别锁存的关键是准确判断出第一抢答信号并将其锁存,在得到第一信号后,将输入端封锁,使其他组的抢答信号无效,可以用触发器或者锁存器实现。
设置抢答按钮in1、in2、in3、in4、主持人复位信号judge。
judge=0时第一信号鉴别、锁存电路、答题计时电路复位;
judge=1时,开始抢答,由第一信号鉴别锁存电路形成第一抢答信号,并进行组别显示。
(3)倒计时报警模块,当主持人启动倒计时开关后,数码管显示倒计时开始,倒计时结束时发出警报声。
4.Verilog代码
分频模块如下:
modulefenpin(rst,clk,clk_1khz,clk_1hz);
inputrst,clk;
outputclk_1khz,clk_1hz;
regclk_1khz,clk_1hz;
reg[24:
0]count1;
reg[14:
0]count2;
always@(posedgeclkornegedgerst)
begin
if(!
rst)
count1=0;
elseif(count1==25'
d25000000)
clk_1hz=~clk_1hz;
end
else
count1=count1+25'
b1;
count2=0;
elseif(count2==15'
d25000)
clk_1khz=~clk_1khz;
count2=count2+15'
endmodule
抢答和计时综合模块如下:
Module
main(rst,clk,ina,inb,inc,ind,judge,clk_1hz,wei,duan,
beep,wei1,duan1,duan2,clk_1khz);
inputclk,clk_1hz;
inputina,inb,inc,ind,judge;
output[3:
0]wei;
output[7:
0]duan;
inputrst,clk_1khz;
0]wei1;
0]duan1;
0]duan2;
outputbeep;
reg[3:
reg[7:
regflag;
reg[5:
0]shi,ge,data;
reg[4:
0]count;
regbeep;
regyu;
reg[1:
0]count3;
always@(posedgeclk)
yu=0;
judge)
flag=0;
wei=4'
b1111;
duan=8'
hff;
yu=1;
if(ge==6'
b000000&
&
shi==6'
b000000);
ina)
flag)
b1101;
hf9;
flag=1;
elseif(!
inb)
ha4;
inc)
hb0;
ind)
h99;
end
always@(posedgeclk_1hzor
negedgerst)
count=0;
elseif(count>
=5'
d30)
elseif(yu==1)
count=count+5'
always@(count)
if(count>
b10101)
shi=5'
b00000;
ge=5'
b11110-count;
b01011)
b00001;
b10100-count;
b00001)
b00010;
b01010-count;
b00011;
b0;
always@(posedgeclk_1hz)
if(flag|(shi==0&
ge==0))
if(count3==2'
b1)
beep<
=0;
count3<
=count3;
=1;
=count3+2'
always@(clk_1khz)
wei1=4'
b0000;
elseif(clk_1khz)
b0111;
data=ge;
b1011;
data=shi;
always@(ge)
case(ge)
6'
b000000:
duan1=8'
b1100_0000;
b000001:
b1111_1001;
b000010:
b1010_0100;
b000011:
b1011_0000;
b000100:
b1001_1001;
b000101:
b1001_0010;
b000110:
b1000_0010;
b000111:
b1111_1000;
b001000:
b1000_0000;
b001001:
b1001_0000;
default:
b1111_1111;
endcase
always@(shi)
case(shi)
duan2=8'
endmodule
顶层模块如下:
moduleqiangdaqi(rst,clk,ina,inb,inc,
ind,judge,beep,wei,duan,wei1,duan1,duan2);
0]wei,wei1;
0]duan,duan1,duan2;
wireclk_1khz,clk_1hz;
fenpinu1(rst,clk,clk_1khz,clk_1hz);
mainu2(rst,clk,ina,inb,inc,ind,
judge,clk_1hz,wei,duan,beep,
wei1,duan1,duan2,clk_1khz);
5.经验总结
马德彬:
通过本次课程设计,我学会了综合应用键盘、LED小灯、LED数码管等外围接口进行产品设计,培养了quartus综合开发能力、实验的仿真及下载技能和互帮互助的同学关系,在各种其它能力上也都有了提高。
更重要的是,经过本次课设的反复修改验证及完成,我学会了很多学习的方法,而这是日后最实用的,真的是感到受益匪浅。
感谢学校给我们这次机会,锻炼了我们的动手能力。
通过这次课设让我明白了理论和实际操作之间的差距,而且也让我很明确得意识到自己在学习上有很多的知识漏洞,以后应该多钻研一下。
王琳路:
虽然结束了,也留下了很多遗憾,由于时间的紧缺,并没有做到最好,但是,最起码我们没有放弃,并努力实现它。
相信以后我们会以更加积极地态度对待我们的学习、对待我们的生活。
我们的激情永远不会结束,相反,我们会更加努力,努力的去弥补缺点,发展优点,充实自己!
通过此次设计,我们进一步加深了对数字电路知识的认识与理解,掌握了四人智力竞赛抢答器电路的设计、组装与调试方法。
更加熟练的运用仿真软件,并学习了运用软件测试、调试、改进电路。
培养了独立思考、分析、解决问题的能力,并培养了我们的动手能力。
赵佳琦:
持续近一个星期的课程设计结束了,我们的设计虽然有一些小毛病,但总体上还是很成功的。
一周的时间虽然很短暂,但从中获益匪浅.毕竟在课堂上学习的内容真真正正能用到实际是有点超乎我们的想象,但是在电路仿真的过程中出现大量问题,需要我们细心解决,所以,我对电路故障的排查能力有了很大的提高。
所以我们以后要多接触和了解一些仿真软件,多向老师请教学习。
从这过程,我锻炼了自己的动手能力,独立思考能力,分析实践能力,并学会了把自己的设计经验和思路拿出来与大家分享。
张铭:
本次课程设计使我们对课堂上的理论知识有了进一步的了解,并增强了对verilog这门课程的兴趣。
学会了更多软件的操作,但同时也暴露出我对知识点的掌握还不足等缺点。
加上在设计过程中遇到了一些问题,使得我们得查找相关资料,从而增长知识的同时也增强了解决问题和动手的能力,锻炼了做事细心、用心、耐心的能耐。
这一课程设计,使我向更高的精神和知识层次迈向一大步。
所以在以后的学习生活中,我会努力学习,培养自己独立思考的能力,积极参加多种设计活动,培养自己的综合能力,从而使得自己成为一个有综合能力的人才而更加适应社会
小组寄语:
最后,我们要感谢各位老师的指导,谢谢!
本次设计的顺利完成,离不开各位老师、同学们的帮助,在此,向老师、同学们表示感谢。
还要感谢学院、系为我们提供了一个良好的学习氛围和人文环境,这对我们以后的学习、工作、生活都会具有重要影响!
6.参考文献
[1]夏宇闻第二版Verilog数字系统设计教程北京航空航天大学出版社
[2]杜慧敏,李宥谋,赵全良基于Verilog的设计基础西安电子科技大学出版社
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- 关 键 词:
- 智力 竞赛 抢答 计时器 课程设计 报告
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