电子工程师招聘笔试题及详细解析不看后悔分析Word下载.docx
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(1)工人为你工作7天,回报为一根金条(既然说是金条,应该就不能将其弯曲吧?
)必须在每天付给他们一段,且只能截2次,你将如何付费?
(2)烧一根不均匀的绳子,从头烧到尾总共需要1个小时,现有此种绳无限个,问如何用烧绳子的方法来确定15分钟的时间呢?
(3)现在小明一家过一座桥,过桥时候是黑夜,所以必须有灯。
现在小明过桥要1秒,小明的弟弟要3秒,小明的爸爸要6秒,小明的妈妈要8秒,小明的爷爷要12秒。
每次此桥最多可过两人,而过桥的速度依过桥最慢者而定,而且灯在点燃后30秒就会熄灭。
问小明一家如何过桥?
硬件工程师常见笔试题
分类:
硬件电路设计
(203)
(0)
模拟电路
1、基尔霍夫定理的内容是什么?
(仕兰微电子)
基尔霍夫定理包括电流定律和电压定律。
电流定律(KCL):
在集总电路中,任何时刻,对任一结点,所有流出结点的支路电流的代数和恒等于零。
电压定律(KVL):
在集总电路中,任何时刻,沿任一回路,所有支路电压的代数和恒等于零。
2、平板电容公式(C=εS/4πkd)。
(未知)
3、最基本的如三极管曲线特性。
4、描述反馈电路的概念,列举他们的应用。
(仕兰微电子)
5、负反馈种类(电压并联反馈,电流串联反馈,电压串联反馈和电流并联反馈);
负反馈的优点:
(未知)
稳定放大倍数;
改变输入电阻——串联负反馈,增大输入电阻;
并联负反馈,减少输入电阻;
改变输出电阻——电压负反馈,减少输出电阻;
电流负反馈,增大输出电阻;
有效地扩展放大器的通频带;
改善放大器的线性和非线性失真。
6、放大电路的频率补偿的目的是什么,有哪些方法?
频率补偿目的就是减小时钟和相位差,使输入输出频率同步
很多放大电路里都会用到锁相环频率补偿电路
7、频率响应,如:
怎么才算是稳定的,如何改变频响曲线的几个方法。
8、给出一个查分运放,如何相位补偿,并画补偿后的波特图。
(凹凸)
9、基本放大电路种类(电压放大器,电流放大器,互导放大器和互阻放大器),优缺点,特别是广泛采用差分结构的原因。
10、给出一差分电路,告诉其输出电压Y+和Y-,求共模分量和差模分量。
11、画差放的两个输入管。
12、画出由运放构成加法、减法、微分、积分运算的电路原理图。
并画出一个晶体管级的运放电路。
13、用运算放大器组成一个10倍的放大器。
14、给出一个简单电路,让你分析输出电压的特性(就是个积分电路),并求输出端某点的
rise/fall时间。
(Infineon笔试试题)
15、电阻R和电容C串联,输入电压为R和C之间的电压,输出电压分别为C上电压和R上电压,要求制这两种电路输入电压的频谱,判断这两种电路何为高通滤波器,何为低通滤波器。
当RC<
<
T时,给出输入电压波形图,绘制两种电路的输出波形图。
16、有源滤波器和无源滤波器的原理及区别?
(新太硬件)
若滤波电路仅由无源元件(电阻、电容、电感)组成,则成为无源滤波电路。
若滤波电路由无源元件和有源元件(双极型管、单极型管、集成运放)共同构成,则成为有源滤波电路。
无源滤波电路的通带放大倍数及其截止频率都随负载而变化,这缺点常常不符合信号处理的要求。
有源滤波电路一般由RC网络和集成运放构成,因而必须在合适的直流电源供电的情况下才能起滤波作用。
有源滤波不适于高电压大电流的负载,只适用于信号处理。
通常,直流电源中整流后的滤波电路均采用无源电路;
且在大电流负载时,采用LC电路。
17、有一时域信号S=V0sin(2pif0t)+V1cos(2pif1t)+V2sin(2pif3t+90),当其通过低通、带通、高通滤波器后的信号表示方式。
18、选择电阻时要考虑什么?
(东信笔试题)
19、在CMOS电路中,要有一个单管作为开关管精确传递模拟低电平,这个单管你会用P管还是N管,为什么?
20、给出多个mos管组成的电路求5个点的电压。
21、电压源、电流源是集成电路中经常用到的模块,请画出你知道的线路结构,简单描述其优缺点。
22、画电流偏置的产生电路,并解释。
23、史密斯特电路,求回差电压。
(华为面试题)
24、晶体振荡器,好像是给出振荡频率让你求周期(应该是单片机的,12分之一周期....)
(华为面试题)
25、LC正弦波振荡器有哪几种三点式振荡电路,分别画出其原理图。
变压器反馈式振荡电路、电感反馈式振荡电路、电容反馈式振荡电路
26、VCO是什么,什么参数(压控振荡器?
)
27、锁相环有哪几部分组成?
28、锁相环电路组成,振荡器(比如用D触发器如何搭)。
29、求锁相环的输出频率,给了一个锁相环的结构图。
30、如果公司做高频电子的,可能还要RF知识,调频,鉴频鉴相之类,不一一列举。
31、一电源和一段传输线相连(长度为L,传输时间为T),画出终端处波形,考虑传输线无损耗。
给出电源电压波形图,要求绘制终端波形图。
32、微波电路的匹配电阻。
33、DAC和ADC的实现各有哪些方法?
34、A/D电路组成、工作原理。
数字电路
问:
四种触发器?
区别?
SR触发器:
00保持,01置一,10置零,11不定
JK触发器:
00保持,01置一,10置零,11翻转
T触发器:
0保持,1翻转
D触发器:
0置零,1置一
设想你将设计完成一个电子电路方案。
请简述用EDA软件(如PROTEL)进行设计(包
括原理图和PCB图)到调试出样机的整个过程。
在各环节应注意哪些问题?
(1)利用protel99SE电路设计与仿真软件
(一)
画出原理图。
(二)
电气规则检查,生成ERC测试报告
(三)
生成报表,包括:
网络表,元件列表,层次项目组织列表,元件交叉参考表,引脚列表。
(四)
对每个元器件进行封装
(五)
导入PCB板,设计布线规则,然后布线
(六)
生成PCB报表和PCB板的设计规则校验。
(七)
最后将线路打印到铜板上。
(2)将打印好的印制板放入三氯化铁的溶液中腐蚀,腐蚀完后,就进行钻孔,涂上助焊剂后就可以安装了。
1、同步电路和异步电路的区别是什么?
同步电路是说电路里的时钟相互之间是同步的,同步的含义不只局限于同一个CLOCK,而是容许有多个CLOCK,这些CLOCK的周期有倍数关系并且相互之间的相位关系是固定的就可以,比如,10ns,5ns,2.5ns三个CLOCK的电路是同步电路。
异步电路是指CLOCK之间没有倍数关系或者相互之间的相位关系不是固定的,比如5ns,3ns两个CLOCK是异步的。
所以异步电路只有靠仿真来检查电路正确与否。
异步电路主要是组合逻辑电路,用于产生地址译码器、FIFO或RAM的读写控制信号脉冲,但它同时也用在时序电路中,此时它没有统一的时钟,状态变化的时刻是不稳定的,通常输入信号只在电路处于稳定状态时才发生变化。
也就是说一个时刻允许一个输入发生变化,以避免输入信号之间造成的竞争冒险。
电路的稳定需要有可靠的建立时间和持时间。
同步电路是由时序电路(寄存器和各种触发器)和组合逻辑电路构成的电路,其所有操作都是在严格的时钟控制下完成的。
这些时序电路共享同一个时钟CLK,而所有的状态变化都是在时钟的上升沿(或下降沿)完成的。
比如D触发器,当上升延到来时,寄存器把D端的电平传到Q输出端。
2、什么是同步逻辑和异步逻辑?
(汉王笔试)
同步逻辑是时钟之间有固定的因果关系。
异步逻辑是各时钟之间没有固定的因果关系。
3、什么是"
线与"
逻辑,要实现它,在硬件特性上有什么具体要求?
线与逻辑是两个输出信号相连可以实现与的功能。
在硬件上,要用oc门来实现,由于不用oc门可能使灌电流过大,而烧坏逻辑门。
同时在输出端口应加一个上拉电阻。
4、什么是Setup
和Holdup时间?
5、setup和holdup时间,区别.(南山之桥)
6、解释setup
time和hold
time的定义和在时钟信号延迟时的变化。
7、解释setup和hold
time
violation,画图说明,并说明解决办法。
(威盛VIA
2003.11.06
上海笔试试题)
Setup/hold
time
是测试芯片对输入信号和时钟信号之间的时间要求。
建立时间是指触发器的时钟信号上升沿到来以前,数据稳定不变的时间。
输入信号应提前时钟上升沿(如上升沿有效)T时间到达芯片,这个T就是建立时间-Setup
time.如不满足setup
time,这个数据就不能被这一时钟打入触发器,只有在下一个时钟上升沿,数据才能被打入触发器。
保持时间是指触发器的时钟信号上升沿到来以后,数据稳定不变的时间。
如果hold
time不够,数据同样不能被打入触发器。
建立时间(Setup
Time)和保持时间(Hold
time)。
建立时间是指在时钟边沿前,数据信号需要保持不变的时间。
保持时间是指时钟跳变边沿后数据信号需要保持不变的时间。
如果不满足建立和保持时间的话,那么DFF将不能正确地采样到数据,将会出现metastability的情况。
如果数据信号在时钟沿触发前后持续的时间均超过建立和保持时间,那么超过量就分别被称为建立时间裕量和保持时间裕量。
8、说说对数字逻辑中的竞争和冒险的理解,并举例说明竞争和冒险怎样消除。
(仕兰微电子)
9、什么是竞争与冒险现象?
怎样判断?
如何消除?
在组合电路中,信号经由不同的途径达到某一会合点的时间有先有后,这种现象称为竞争。
由于竞争而引起电路输出发生瞬间错误现象称为冒险。
表现为输出端出现了原设计中没有的窄脉冲,常称其为毛刺。
只要输出端的逻辑函数在一定条件下能简化成Y=A+A'
或Y=A.A'
,则可判断存在竞争-冒险现象。
消除方法:
接入滤波电容、引入选通脉冲、修改逻辑设计(增加冗余项)
10、你知道那些常用逻辑电平?
TTL与COMS电平可以直接互连吗?
常用逻辑电平:
12V,5V,3.3V;
TTL和CMOS不可以直接互连,由于TTL是在0.3-3.6V之间,而CMOS则是有在12V的有在5V的。
CMOS输出接到TTL是可以直接互连。
TTL接到CMOS需要在输出端口加一上拉电阻接到5V或者12V。
11、如何解决亚稳态。
(飞利浦-大唐笔试)
亚稳态是指触发器无法在某个规定时间段内达到一个可确认的状态。
当一个触发器进入亚
稳态时,既无法预测该单元的输出电平,也无法预测何时输出才能稳定在某个正确的电平
上。
在这个稳定期间,触发器输出一些中间级电平,或者可能处于振荡状态,并且这种无
用的输出电平可以沿信号通道上的各个触发器级联式传播下去。
12、IC设计中同步复位与
异步复位的区别。
(南山之桥)
13、MOORE
与
MEELEY状态机的特征。
14、多时域设计中,如何处理信号跨时域。
15、给了reg的setup,hold时间,求中间组合逻辑的delay范围。
Delay
period
-
setup
–
hold
16、时钟周期为T,触发器D1的建立时间最大为T1max,最小为T1min。
组合逻辑电路最大延
迟为T2max,最小为T2min。
问,触发器D2的建立时间T3和保持时间应满足什么条件。
(华
为)
17、给出某个一般时序电路的图,有Tsetup,Tdelay,Tck->
q,还有
clock的delay,写出决
定最大时钟的因素,同时给出表达式。
18、说说静态、动态时序模拟的优缺点。
19、一个四级的Mux,其中第二级信号为关键信号
如何改善timing。
20、给出一个门级的图,又给了各个门的传输延时,问关键路径是什么,还问给出输入,
使得输出依赖于关键路径。
21、逻辑方面数字电路的卡诺图化简,时序(同步异步差异),触发器有几种(区别,优
点),全加器等等。
22、卡诺图写出逻辑表达使。
23、化简F(A,B,C,D)=
m(1,3,4,5,10,11,12,13,14,15)的和。
(威盛)
24、please
show
the
CMOS
inverter
schmatic,layout
and
its
cross
sectionwith
P-
well
process.Plot
transfer
curve
(Vout-Vin)
And
also
explain
operation
region
of
PMOS
NMOS
for
each
segment
of
curve?
(威
盛笔试题circuit
design-beijing-03.11.09)
25、To
design
a
invertor
with
balance
rise
fall
time,please
define
ration
channel
width
explain?
26、为什么一个标准的倒相器中P管的宽长比要比N管的宽长比大?
27、用mos管搭出一个二输入与非门。
(扬智电子笔试)
28、please
draw
transistor
level
schematic
cmos
2
input
AND
gate
which
has
faster
response
output
rising
edge.(less
delay
(威盛笔试题circuit
29、画出NOT,NAND,NOR的符号,真值表,还有transistor
level的电路。
(Infineon笔
试)
30、画出CMOS的图,画出tow-to-one
mux
gate。
31、用一个二选一mux和一个inv实现异或。
32、画出Y=A*B+C的cmos电路图。
(科广试题)
33、用逻辑们和cmos电路实现ab+cd。
34、画出CMOS电路的晶体管级电路图,实现Y=A*B+C(D+E)。
35、利用4选1实现F(x,y,z)=xz+yz’。
36、给一个表达式f=xxxx+xxxx+xxxxx+xxxx用最少数量的与非门实现(实际上就是化
简)。
37、给出一个简单的由多个NOT,NAND,NOR组成的原理图,根据输入波形画出各点波形。
(Infineon笔试)
38、为了实现逻辑(A
XOR
B)OR
(C
D),请选用以下逻辑中的一种,并说明为什
么?
1)INV
2)AND
3)OR
4)NAND
5)NOR
6)XOR
答案:
NAND
39、用与非门等设计全加法器。
(华为)
40、给出两个门电路让你分析异同。
41、用简单电路实现,当A为输入时,输出B波形为…(仕兰微电子)
42、A,B,C,D,E进行投票,多数服从少数,输出是F(也就是如果A,B,C,D,E中1的个数比0
多,那么F输出为1,否则F为0),用与非门实现,输入数目没有限制。
43、用波形表示D触发器的功能。
44、用传输门和倒向器搭一个边沿触发器。
45、用逻辑们画出D触发器。
46、画出DFF的结构图,用verilog实现之。
47、画出一种CMOS的D锁存器的电路图和版图。
48、D触发器和D锁存器的区别。
(新太硬件面试)
49、简述latch和filp-flop的异同。
50、LATCH和DFF的概念和区别。
51、latch与register的区别,为什么现在多用register.行为级描述中latch如何产生的。
52、用D触发器做个二分颦的电路.又问什么是状态图。
53、请画出用D触发器实现2倍分频的逻辑电路?
54、怎样用D触发器、与或非门组成二分频电路?
(东信笔试)
55、How
many
flip-flop
circuits
are
needed
to
divide
by
16?
(Intel)
16分频?
56、用filp-flop和logic-gate设计一个1位加法器,输入carryin和current-stage,输出
carryout和next-stage.
57、用D触发器做个4进制的计数。
58、实现N位Johnson
Counter,N=5。
59、用你熟悉的设计方式设计一个可预置初值的7进制循环计数器,15进制的呢?
(仕兰
微电子)
60、数字电路设计当然必问Verilog/VHDL,如设计计数器。
61、BLOCKING
NONBLOCKING
赋值的区别。
62、写异步D触发器的verilog
module。
module
dff8(clk
reset,
d,
q);
clk;
reset;
[7:
0]
d;
q;
reg
always
@
(posedge
clk
or
posedge
reset)
if(reset)
q
=
0;
else
endmodule
63、用D触发器实现2倍分频的Verilog描述?
divide2(
clk_o,
reset);
clk_o;
wire
in;
out
;
(
or
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