EDA课程设计抢答器Word格式.docx

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选手抢答实行优先锁存，优先抢答选手的编号一直保持到主持人将系统清除为止。

4.抢答器具有定时抢答功能，且一次抢答的时间由主持人设定（如20秒）

5.如果定时时间已到，无人抢答，本次抢答无效，系统报警并禁止抢答，定时显示器上显示20。

二、方案设计与论证

1、概述

将该任务分成五个模块进行设计，分别为：

抢答器鉴别模块、抢答器计时模块、报警模块、分频模块、译码模块。

2、抢答器鉴别模块：

在这个模块中主要实现抢答过程中的抢答功能，并能对超前抢答进行警告，还能记录无论是正常抢答还是朝前抢答者的台号，并且能实现当有一路抢答按键按下时，该路抢答信号将其余的抢答信号封锁的功能。

其中有四个抢答信号s0、s1、s2、s3；

抢答状态显示信号states；

抢答与警报时钟信号clk2；

系统复位信号rst；

警报信号warm。

3、抢答器计数模块：

在这个模块中主要实现抢答过程中的计时功能，在有抢答开始后进行20秒的倒计时，并且在20秒倒计时后无人抢答显示超时并报警。

其中有抢答时钟信号clk1；

抢答使能信号start；

无人抢答警报信号warn；

计时中止信号stop；

计时十位和个位信号tb，ta。

4、报警模块：

在这个模块中主要实现抢答过程中的报警功能，当主持人按下控制键，有限时间内人抢答或是计数到时蜂鸣器开始报警，计数停止信号stop；

状态输出信号alm；

计数脉冲clk。

5、译码模块：

在这个模块中主要实现抢答过程中将BCD码转换成7段的功能。

6、分频模块：

在这个模块中主要实现抢答过程中所需的时钟信号。

7、顶层文件：

在这个模块中是对前五个模块的综合编写的顶层文件。

三、单元电路设计

（一）抢答鉴别模块

1.VHDL源程序

libraryieee;

useieee.std_logic_1164.all;

useieee.std_logic_unsigned.all;

entityxuanshouis

port（rst,clk2:

instd_logic;

s0,s1,s2,s3:

states:

bufferstd_logic_vector（3downto0）;

light:

warm:

outstd_logic）;

endxuanshou;

architectureoneofxuanshouis

signalst:

std_logic_vector（3downto0）;

begin

p1:

process（s0,rst,s1,s2,s3,clk2）

begin

ifrst='

0'

then

warm<

='

;

st<

="

0000"

elsifclk2'

eventandclk2='

1'

then

if（s0='

orst（0）='

）andnot（st

（1）='

orst

（2）='

orst（3）='

）

thenst（0）<

endif;

if（s1='

orst

（1）='

）andnot（st（0）='

thenst

（1）<

if（s2='

thenst

（2）<

if（s3='

thenst（3）<

warm<

=st（0）orst

（1）orst

（2）orst（3）;

endif;

endprocessp1;

p2:

process（states（0）,states

（1）,states

（2）,states（3）,light）

if（st="

）thenstates<

elsif（st<

0001"

0010"

0100"

0011"

1000"

endif;

light<

=st;

endprocessp2;

endone;

2.抢答鉴别仿真图

3．抢答鉴别元件图

（二）计数模块

1.VHDL源程序

entityJSis

port（clk1,rst,start,stop:

ta,tb:

bufferstd_logic_vector（3downto0））;

endJS;

architectureoneofJSis

signalco:

std_logic;

process（clk1,rst,start,stop,ta）

orstop='

ta<

elsifclk1'

eventandclk1='

co<

ifstart='

ifta="

1001"

co<

elseta<

=ta-1;

endif;

process（co,rst,start,stop,tb）

tb<

elsifco'

eventandco='

iftb="

thentb<

elsetb<

=tb-1;

endone;

2.计数仿真图

3.计数元件图

（三）报警模块

entityshengyinis

port（rst:

warn:

clk:

inintegerrange0to9;

stop:

alm:

outstd_logic）;

end;

architecturebhvofshengyinis

process（warn,ta,tb,stop,clk）

then

alm<

elsifstop='

elsifta=0andtb=0then

=clk;

elsifwarn='

elsealm<

endprocess;

2.报警仿真图

3.报警元件图

（四）七段译码器模块

LIBRARYIEEE;

USEIEEE.STD_LOGIC_1164.ALL;

ENTITYYMQIS

PORT（bcd:

INSTD_LOGIC_VECTOR（3DOWNTO0）;

dout:

OUTSTD_LOGIC_VECTOR（6DOWNTO0））;

ENDYMQ;

ARCHITECTURErtlOFYMQIS

BEGIN

PROCESS（bcd）

BEGIN

CASEbcdIS

WHEN"

=>

dout<

1000000"

1111001"

0100100"

0110000"

0011001"

0101"

0010010"

0110"

0000010"

0111"

1111000"

0000000"

0010000"

WHENOTHERS=>

1111111"

ENDCASE;

ENDPROCESS;

ENDrtl;

2.译码元件图

（五）分频模块（用500HZ的时钟和1HZ的计数时钟）

1．Div100

entitydiv100is

port（

clk:

clk100:

outstd_logic

）;

enddiv100;

architectureartofdiv100is

signalnum:

integerrange0to99;

signaltemp:

begin

process（clk）

ifclk'

eventandclk='

ifnum=99then

num<

=0;

temp<

=nottemp;

elsenum<

=num+1;

clk100<

=temp;

endprocess;

endart;

仿真图：

Div100元件图：

2.DIV50M:

这是一个50M分频，将50MHZ的信号分为1HZ。

USEIEEE.STD_LOGIC_ARITH.ALL;

USEIEEE.STD_LOGIC_UNSIGNED.ALL;

ENTITYfenpinIS

PORT（clk:

INSTD_LOGIC;

clk50:

OUTSTD_LOGIC）;

ENDfenpin;

ARCHITECTURErtlOFfenpinIS

SIGNALcount:

STD_LOGIC_VECTOR（25DOWNTO0）;

BEGIN

PROCESS（clk）

IF（clk'

eventANDclk='

）THEN

IF（count="

10111110101111000010000000"

Count<

00000000000000000000000000"

ELSE

=count+1;

ENDIF;

ENDPROCESS;

clk50<

='

END;

fenpin元件图

（六）顶层文件

1.仿真图：

2.QDQ_1主电路图连线

四锁定引脚及下载

1.选择锁定引脚，再重新编译一次。

在编程窗的Mode中选择ActiveSerialprogramming编程模式，打开编程文件，选中QDQ.pof，并选中打钩前3个编程项目，在ED2板上选择PROG模式，然后下载。

2.锁定引脚:

时钟信号clkN2

发光二极管LEDRO-LEDR3（AE23.AF23.AB21.AC22）

数码管num0-num6（AB12.AC12.AD11.AE11.V14.V13）

ta0-ta6（AB23.V22.AC25.AC26.AB26.AB25.Y24）

tb0-tb6（Y23.AA25.AA26.Y26.Y25.U22.W24）

开关rstAF14

SW0-SW3（N25.N26.P25.AE14）

SOUNDAA14

STARTAD13

STOPAC13