2 全加器并行加法器串行加法器的仿真实验报告Word格式.docx
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真值表
X
Y
CIN
S
COUT
1
VHDL程序
数据流描述:
波形图
2.四位串行加法器
3.74283:
4位先行进位全加器(4-BitFullAdder)
逻辑框图
逻辑功能表
注:
1、输入信号和输出信号采用两位对折列表,节省表格占用的空间,如:
[A1/A3]对应的列取值相同,结果和值[Σ1/Σ3]对应的运算是Σ1=A1+B1和Σ3=A3+B3。
请自行验证一下。
2、C2是低两位相加产生的半进位,C4是高两位相加后产生的进位输出,C0是低位级加法器向本级加法器的进位输入。
VHDL实现
全加器
LIBRARYIEEE;
USEIEEE.STD_LOGIC_1164.ALL;
ENTITYf_adderIS
PORT(
x,y,cin:
INSTD_LOGIC;
S,cout:
OUTSTD_LOGIC
);
ENDENTITYf_adder;
ARCHITECTUREbhvOFf_adderIS
BEGIN
s<
=xXORyXORcin;
cout<
=(xANDy)OR(xANDcin)OR(yANDcin);
ENDARCHITECTUREbhv;
波形图:
逻辑图:
4位串行加法器
VHDL语言实现
LIBRARYieee;
USEieee.std_logic_1164.all;
LIBRARYwork;
ENTITYcxjfqIS
PORT
(
CIN:
INSTD_LOGIC;
X0:
Y0:
X1:
Y1:
X2:
Y2:
X3:
Y3:
S0:
OUTSTD_LOGIC;
S1:
S2:
S3:
COUT:
OUTSTD_LOGIC
);
ENDcxjfq;
ARCHITECTUREbdf_typeOFcxjfqIS
COMPONENTf_adder
PORT(x:
y:
cin:
S:
cout:
ENDCOMPONENT;
SIGNALSYNTHESIZED_WIRE_0:
STD_LOGIC;
SIGNALSYNTHESIZED_WIRE_1:
SIGNALSYNTHESIZED_WIRE_2:
BEGIN
b2v_inst:
f_adder
PORTMAP(x=>
CIN,
y=>
X0,
cin=>
Y0,
S=>
S0,
cout=>
SYNTHESIZED_WIRE_0);
b2v_inst1:
SYNTHESIZED_WIRE_0,
X1,
Y1,
S1,
SYNTHESIZED_WIRE_1);
b2v_inst2:
SYNTHESIZED_WIRE_1,
X2,
Y2,
S2,
SYNTHESIZED_WIRE_2);
b2v_inst3:
SYNTHESIZED_WIRE_2,
X3,
Y3,
S3,
COUT);
ENDbdf_type;
仿真结果
逻辑图
VHDL语言实现:
ENTITY74283_0IS
PORT
(
CIN:
A1:
A2:
B2:
A3:
A4:
B4:
B1:
B3:
SUM4:
COUT:
SUM1:
SUM2:
SUM3:
);
END74283_0;
ARCHITECTUREbdf_typeOF74283_0IS
--instantiatemacrofunction
74283
PORTMAP(CIN=>
A1=>
A1,
A2=>
A2,
B2=>
B2,
A3=>
A3,
A4=>
A4,
B4=>
B4,
B1=>
B1,
B3=>
B3,
SUM4=>
SUM4,
COUT=>
COUT,
SUM1=>
SUM1,
SUM2=>
SUM2,
SUM3=>
SUM3);
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