基于libero的数字逻辑设计仿真及验证实验实验报告实验4到8Word格式文档下载.docx

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b0000;

b=4'

b0001;

#10b=b<

<

1;

b1111;

end

//74HC02代码-或非

//74HC02.v

moduleHC02（A,B,Y）;

assignY=~（A|B）;

//74HC02测试平台代码

HC02u1（a,b,y）;

//74HC04代码-非

//74HC04.v

moduleHC04（A,Y）;

1]A;

assignY=~A;

//74HC04测试平台代码

moduletestbench（）;

reg[2:

1]a;

wire[2:

HC04u4（a,y）;

a=2'

b01;

#10a=2'

b10;

b11;

b00;

//74HC08代码-与

moduleHC08（A,B,Y）;

assignY=A&

B;

//与

//74HC08测试平台代码

moduletest08（）;

HC08u8（a,b,y）;

#10

//74HC32代码-或

moduleHC32（A,B,Y）;

assignY=A|B;

//或

//74HC32测试平台代码

moduletest32（）;

HC32u32（a,b,y）;

//74HC86代码-异或

moduleHC86（A,B,Y）;

（~B）|（~A&

//异或

//74HC86测试平台代码

moduletest86（）;

HC86u86（a,b,y）;

2、第一次仿真结果（任选一个门，请注明，插入截图，下同）。

（将波形窗口背景设为白色，调整窗口至合适大小，使波形能完整显示，对窗口截图。

后面实验中的仿真使用相同方法处理）

3、综合结果（截图）。

（将相关窗口调至合适大小，使RTL图能完整显示，对窗口截图，后面实验中的综合使用相同方法处理）

4、第二次仿真结果（综合后）（截图）。

回答输出信号是否有延迟，延迟时间约为多少？

有延迟300ps

5、第三次仿真结果（布局布线后）（截图）。

分析是否有出现竞争冒险。

延迟约4000PS

有竞争冒险

2、组合逻辑电路

1、了解基于Verilog的组合逻辑电路的设计及其验证。

3、学习针对实际组合逻辑电路芯片74HC148、74HC138、74HC153、74HC85、74HC283、74HC4511进行VerilogHDL设计的方法。

2、进行针对74系列基本组合逻辑电路的设计，并完成相应的仿真实验。

3、参考教材中相应章节的设计代码、测试平台代码（可自行编程），完成74HC148、74HC138、74HC153、74HC85、74HC283、74HC4511相应的设计、综合及仿真。

4、74HC85测试平台的测试数据要求：

进行比较的A、B两数，分别为本人学号的末两位，如“89”，则A数为“1000”，B数为“1001”。

若两数相等，需考虑级联输入（级联输入的各种取值情况均需包括）；

若两数不等，则需增加一对取值情况，验证A、B相等时的比较结果。

5、74HC4511设计成扩展型的，即能显示数字0~9、字母a~f。

6、提交针对74HC148、74HC138、74HC153、74HC85、74HC283、74HC4511（任选一个）的综合结果，以及相应的仿真结果。

//74HC148代码

//HC148.v

moduleencoder8_3_1（DataIn,EO,Dataout,EI,GS）;

input[7:

0]DataIn;

inputEI;

outputEO;

output[2:

0]Dataout;

outputGS;

reg[2:

regEO;

regGS;

integerI;

always@（DataInorEI）

begin

if（EI）

Dataout=7;

EO=1;

GS=1;

end

elseif（DataIn==8'

b11111111）

EO=0;

else

for（I=0;

I<

8;

I=I+1）

if（~DataIn[I]）

Dataout=-1;

GS=0;

endmodule

//74HC148测试平台代码

`timescale1ns/1ns

moduletestbench;

reg[7:

0]in;

regEI;

wireGS;

wire[2:

0]out;

wireEO;

initial

EI=0;

in='

b00000001;

repeat（9）

#20in=in<

//每循环1次，in左移1位，如0000001将移动为0000010

encoder8_3_1testbench_8_3encoder（in,EO,out,EI,GS）;

//74HC138代码

//74HC138测试平台代码

//74HC153代码

//74HC153测试平台代码

//74HC85代码

//74HC85测试平台代码

//74HC283代码

//74HC283测试平台代码

//74HC4511代码

//74HC4511.v

moduleHC4511（A,Seg,LT_N,BI_N,LE,DIG4）;

inputLT_N,BI_N,LE;

input[3:

0]A;

output[7:

0]Seg;

outputDIG4;

reg[7:

0]SM_8S;

assignSeg=SM_8S;

assignDIG4=0;

always@（AorLT_NorBI_NorLE）

if（!

LT_N）SM_8S=8'

b11111111;

//根据4511真值表写出

elseif（!

BI_N）SM_8S=8'

b00000000;

elseif（LE）SM_8S=SM_8S;

else

case（A）

4'

d0:

SM_8S=8'

b00111111;

//3f

d1:

b00000110;

//06

d2:

b01011011;

//5b

d3:

b01001111;

//4f

d4:

b01100110;

//66

d5:

b01101101;

//6d

d6:

b01111101;

//7d

d7:

b00000111;

//07

d8:

b01111111;

//7f

d9:

b01101111;

//6f

d10:

b01110111;

//77

d11:

b01111100;

//7c

d12:

b00111001;

//39

d13:

b01011110;

//5e

d14:

b01111001;

//79

d15:

b01110001;

//71

default:

;

endcase

//74HC4511测试平台代码

`timescale1ns/10ps

moduletestbench;

rega,b,c;

reg[3:

0]in;

reg[7:

HC4511decoder（LT_N,BI_N,LE,A,Seg）;

initial

begin

in=0;

repeat（14）

#20in=$random;

end

a=0;

b=0;

c=0;

#40c=1;

#40b=1;

#40c=0;

#40a=1;

#40b=0;

2、第一次仿真结果（任选一个模块，请注明）

74HC148

3、综合结果

4、第二次仿真结果（综合后）。

延迟为500ps

5、第三次仿真结果（布局布线后）。

延迟为7700ps

3、时序逻辑电路

1、了解基于Verilog的时序逻辑电路的设计及其验证。

3、学习针对实际时序逻辑电路芯片74HC74、74HC112、74HC194、74HC161进行VerilogHDL设计的方法。

1、熟练掌握Libero软件的使用方法。

2、进行针对74系列时序逻辑电路的设计，并完成相应的仿真实验。

3、参考教材中相应章节的设计代码、测试平台代码（可自行编程），完成74HC74、74HC112、74HC161、74HC194相应的设计、综合及仿真。

4、提交针对74HC74、74HC112、74HC161、74HC194（任选一个）的综合结果，以及相应的仿真结果。

//74HC74代码

moduleHC74（Q1,Q2,D1,D2,Clk1,Clk2,Rst1,Rst2,Set1,Set2）;

inputD1,D2,Clk1,Clk2,Rst1,Rst2,Set1,Set2;

outputQ1,Q2;

regQ1,Q2;

always@（posedgeClk1ornegedgeRst1ornegedgeSet1）

begin

if（!

Rst1&

&

Set1）

Q1<

=0;

elseif（Set1&

Rst1）

Q1<

=D1;

elseQ1<

=1;

end

always@（posedgeClk2ornegedgeRst2ornegedgeSet2）

Rst2&

Set2）

Q2<

elseif（Set2&

Rst2）

Q2<

=D2;

elseQ2<

endmodule

//74HC74测试平台代码

moduletestHC74;

regD1,D2,Clk1,Clk2,Rst1,Rst2,Set1,Set2;

wireQ1,Q2;

HC74u74（Q1,Q2,D1,D2,Clk1,Clk2,Rst1,Rst2,Set1,Set2）;

parameterclock_period=20;

always#（clock_period/2）Clk1=~Clk1;

always#（clock_period/2）Clk2=~Clk2;

begin

D1=0;

D2=0;

Clk1=0;

Clk2=1;

repeat（20）

begin

#20;

D1=$random;

D2=$random;

end

Rst1=0;

Rst2=0;

Set2=0;

Set1=0;

Rst1=$random;

Rst2=$random;

Set1=$random;

Set2=$random;

//74HC112代码

moduleHC112（SD,RD,CLK,J,K,Q,NQ）;

inputSD,RD,CLK,J,K;

outputQ,NQ;

regQ;

assignNQ=~Q;

always@（SDorRDorJorK）

if（~SD&

RD）

Q=1;

elseif（SD&

~RD）

Q=0;

elseif（~SD&

always@（negedgeCLK）

if（SD&

if（~J&

~K）

Q=Q;

elseif（~J&

K）

elseif（J&

Q=~Q;

//74HC112测试平台代码

moduletest74HC112;

regSD,RD,CLK,J,K;

wireQ,NQ;

parameterclock=20;

HC112（SD,RD,CLK,J,K,Q,NQ）;

CLK=0;

#400$finish;

always#（clock/2）CLK=~CLK;

SD<

=0;

RD<

=1;

J<

K<

#10SD<

#10K<

#10J<

//74HC161代码

moduleHC161（CP,CEP,CET,MRN,PEN,Dn,Qn,TC）;

inputCP;

inputCEP,CET;

output[3:

0]Qn;

inputMRN,PEN;

input[3:

0]Dn;

outputTC;

reg[3:

0]qaux;

regTC;

always@（posedgeCP）

MRN）

qaux<

=4'

PEN）

=Dn;

elseif（CEP&

CET）

=qaux+1;

=qaux;

always@（posedgeCP）

if（qaux==4'

b1111）

TC=1'

b1;

b0;

assignQn=qaux;

//74HC161测试平台代码

`timescale1ns/10ps

moduletest74HC161;

regcp,cep,cet,mr,pe;

0]dn;

wire[3:

0]qn;

wiretc;

always#（clock/2）cp=~cp;

HC161u1（cp,cep,cet,mr,pe,dn,qn,tc）;

cp<

mr<

pe<

cet<

cep<

#10mr=1;

#10dn=$random;

#20pe=1;

repeat（3）

#10cet=0;

repeat

（2）

#5cet=1;

#5cep=0;

//74HC194代码

moduleHC194（MR,S1,S0,CP,DSR,DSL,D,Q）;

inputMR,S1,S0,CP,DSR,DSL;

0]D;

0]Q;

0]Qaux;

always@（MR）

if（~MR）Qaux=0;

always@（S1orS0）

if（~S1&

~S0）Qaux=Q;

S0）Qaux={Qaux[2:

0],DSR};

elseif（S1&

~S0）Qaux={DSL,Qaux[3:

1]};

S0）Qaux=D;

assignQ=Qaux;

//74HC194测试平台代码

moduletest74HC194;

regMR,S1,S0,CP,DSR,DSL;

HC194u（MR,S1,S0,CP,DSR,DSL,D,Q）;

CP=0;

always#（clock/2）