PADS建立元件库基础教程Word格式文档下载.docx
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(当然也可能是SMT封装),即14个管脚,这样Logic和Decal以s及Gate的概念一一对应
起来了。
到现在,我们可以理解图中所示元件的概念。
另外,Gate门器件这个概念来自数字电路,但是Pads软件将这个概念扩张了,也就是如果一个元件Part由几部分组成,那么每一个
部分都称为门器件Gat,e集成运放即是如此,每一个运放就是一个门器件。
理解了Pads元件的概念,建立一个元件过程也就很简单:
建立Logic封装,在pads中还
有一个概念称为CAEDeca,l如果只有一个组成部分,那么就是一个Gate门元件,如果有几
个组成部分,那么就是多个Gate门元件,然后将Gate和Decal对s应起来就可以了。
2建立一个简单的元件
实际中,在库中建立元件一般会先建立PCBDeca,l然后建立CAEDeca,ls但是,PCBDecal的概念相对简单,因为根据资料画出来是什么样子,就是什么样子,想改也改不了,所以这里作为一个教程,就假设已经建好了。
以常用的10针JTAG口为例建立一个简单的元件,这里的简单不是指管脚的多少,而是指逻辑上理解的简单,也就是在原理图画上10个管脚,再与10个管脚的实际封装对应起来
就行了。
选择菜单Tools->
PEardtito,r窗口如图所示,选择菜单“FileNew”,弹出如图所示窗口,在这里选择编辑的类型,因为要建立电气封装,所以选择CAEDeca,l点击OK按钮,
出现的窗口如图所示。
图建立元件库
图选择建库的类型
图建立电气封装的窗口
点击“DecaElditoolba”按r钮,打开这个工具栏,如图所示。
这里使用向导来减少工作量,单击“CAEDecalWizar”图d标,出现如图所示窗口,从左到右,总共有4列,这里最右边两列,分别表示图框的上下左右分布的管脚,由于只有10个,只需将LeftPins栏中的PinCoun改t为10,其他的地方全部设为0。
在改动的时候注意最左边的Preview中的图形的变化,你会发现你的改动在Preview中立刻有所体现,然后将左
下角的BoxParamete中rs的MinWidth设为500,单击OK按钮。
这样,CAEDeca完l成了,如图所示,注意最左边#1等数字,表示逻辑管脚的标号。
由于是用来演示的,所以存到usr库中,点击保存图标,出现如图所示的窗口在Librar下y拉
列表框选usr库,在NameofCAEDeca中l输入JTA,G点击OK按钮。
然后建立元件,选择菜单“File->
New”,在选择类型的时候,选择partype。
窗口如图所示,然后点击EditElectri按c钮,弹出窗口如图所示。
在“LogicFami”ly的下拉列表框中选择ANA,然后选择PCBDecals标签页,如图所示,由于JTAG口是10针,在PinCoun处t输入10,JTAG调试口封装在左上角显示,单击Assign按钮,将此封装指定到右边的AssigDnecals处,如图所示。
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图建立元件的窗口
图建立元件的标签页窗口
图选择PCB封装
图指定PCB封装
这时候要加入CAE封装,单击Gates标签,如图所示,单击Add按钮,增加一个Gate,并且被自动命名为A,如图所示。
图指定CAE封装
在CAEDeca1l下面的栏内双击,如图所示,这时,单击有三个小点的按钮,弹出窗口如图所示,我们可以看出,这个图与图、非常相似,只不过这里要指定CAE封装,操作也很相似,选择想要的封装,单击“Assig”按n钮,指定CAE封装,然后单击“OK”按钮,窗口如图所示。
图指定好CAE封装之后
选择Pins标签页,这里实际上是将逻辑封装和实际的PCB封装对应起来的表格,一般使
用如下方法,建立如图所示的一个exce表l,输入表中的内容(当然,这个内容是根据数据手册制作),然后全选。
图设置管脚
图利用exce建l立管脚分配表
用鼠标单击最左上角的表格单元,然后单击右边的Paste按钮,结果如图所示,左边三栏
显示的是黑色,内容显然是从Exce上l粘贴上去的,而右边的三栏是自动生成的。
图从exce直l接拷贝管脚分配表
点击左下角的CheckPa,r会弹出如图所示的错误窗口,这个文件一定要仔细查看,以免留下错误,这里显示的意思是2管脚和10管脚重复了,那么就不需要更改,因为本来就是要求的两个GND管脚。
图系统检查错误的弹出消息
这样就建立一个JTAG调试口元件,如图所示。
单击保存图标,如图所示,将
这个元件保存到usr库中。
图建立好的JTAG元件
图保存JTAG元件
从概念上讲很简单,建立一个元件,实际上就是建立CAE封装和PCB封装,然后讲逻辑
管脚和实际管脚对应起来。
建立元件的这个过程却值得我们仔细体会。
3在元件中隐藏电源和地
对于集成电路来说,都有电源和地管脚,有些还不止一个,在画原理图时,将他们隐藏起来可以使得图纸更清爽。
在Pads中,如果将管脚设置为SignaPlin,就可以将它们隐藏,但是要注意,隐藏的管脚不在CAEDecal中s出现,这样,在建立元件时就需要注意一些细节。
下面以74lvc424为5例进行说明。
根据74lvc424的5资料,建立如表所示的excel文l件,注意,1、11、12、13、23、24管脚对应的不是Gate-A属性,而是SignaPlin。
SignaPlin
1
V
CCA
Gate-A
2
DIR
3
A1
4
A2
5
A3
6
A4
7
A5
8
A6
9
A7
10
A8
11
G
ND
12G
13G
14
B8
15
B7
16
B6
17
B5
18
B4
19
B3
20
B2
21
B1
22
\OE
23
CCB
24
注意1、11、12、13、23、24共6个管脚使用的是SignaPlin,还有22管脚使用的是\OE。
按照第2节中的步骤进行,当进行到如图所示的时候,这里要注意,我们输入的左右各9
个管脚,也就是18个,也即6个SignaPlin管脚不在这里输入。
图利用向导建立电气封装
单击OK按钮,结果如图所示,保存CAEDeca,l如图所示。
图建立好的电气封装(比实际管脚少了6个)
图保存电气封装
PCB
按照同样的过程进行管脚分配,Genera标l签页,基本操作相同,在如图所示的指定
封装时,需要在PinCoun处t输入24进行搜索,然后指定符合要求的封装。
而在指定CAE封装的时候,在PinCoun处t输入18进行搜索,如图所示,这里需要注意的是它们的管脚数相差6,也就是我们要隐藏的6个管脚。
余下的操作跟第2节一样,然后保存,过程如图、所示。
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从图可以看出,显示的电气连接#1等不变,而元件框连接的管脚已经更改,与第2
节不同的是,不再是1与1、2与2对应了。
请熟悉这个过程,关键要注意SignaPlin属性对管脚显示与否以及编号的影响。
4对元件图进行修饰
图打开要修改的元件
使用绘图操作更改边框,使用移动和镜像操作移动
DIR和OE管脚。
图修改边框和移动管脚的结果
在22号管脚上双击,弹出如图所示窗口。
单击“ChangDeeca”按l钮,弹出如图所示窗口,选择PINB,然后单击“OK”按钮,然
后再单击“OK”按钮,窗口如图所示,注意22管脚的形状已经改变。
选择菜单ReturntoPar,t然后保存就可以了。
图选择管脚的形状
图修改管脚的形状
图保存修改
5建立一个多Gate和多CAE的元件
以74LS0为0例来说明这个过程,当然首先我们要了解这个器件的资料,这里从略。
建立如图所示的3个管脚的CAE封装,按照如图所示的方法建立一个CAE封装,保存为MYNAN,D如图所示。
图建立3个管脚的CAE封装
图保存CAE封装
按照前面的方法建立元件,在PCBDecal标s签页上,需要选择14个管脚的封装,如图
所示。
但在Gates标签页上,需要选择3个管脚的MYNAN封D装,如图所示。
图指定CAE封装这里需要加入4个“CAEDeca”,l如图所示,
图此元件包含有4个CAE封装
在CAEDecal栏2内,同样的方法指定另一个封装(这是预先建立好的),如图所示,
指定后如图所示,AssigneDdecals栏内这时有两个封装。
单击OK按钮,结果如图所示。
图分配第2个CAE封装
图第2个CAE封装已指定
图多个Gate和多个CAE封装
分配管脚时,如图所示,当然这是根据资料做好的表格。
单击OK按钮,如图所示。
图管脚分配
图建好的元件74LS00
然后保存,如图所示。
图保存元件这样就建立好了一个含有多Gate和多CAE封装的元件。
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