EDA复习题Word格式.docx

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=A+b;

C.X=A+B;

D.前面的都不正确

18.EDA的中文含义是。

A.电子设计自动化B.计算机辅助计算C.计算机辅助教学D.计算机辅助制造

19.可编程逻辑器件的英文简称是。

A.FPGAB.PLAC.PALD.PLD

37.现场可编程门阵列的英文简称是。

A.FPGAB.PLAC.PALD.PLD

20.在EDA中，ISP的中文含义是。

A.网络供应商B.在系统编程C.没有特定意义D.使用编程器烧写PLD芯片

21.在EDA中，IP的中文含义是。

A.网络供应商B.在系统编程C.没有特定意义D.知识产权核

22.EPF10K20TC144-4具有多少个管脚。

A.144个B.84个C.15个D.不确定

23.如果a=1,b=1，则逻辑表达式（aXORb）OR（NOTbANDa）的值是。

24.VHDL文本编辑中编译时出现如下的报错信息

Error:

VHDLsyntaxerror:

signaldeclarationmusthave‘；

’，butfoundbegininstead.其错误原因是。

A.信号声明缺少分号。

B.错将设计文件存入了根目录，并将其设定成工程。

C.设计文件的文件名与实体名不一致。

D.程序中缺少关键词。

25.VHDL文本编辑中编译时出现如下的报错信息

choicevaluelengthmustmatchselectorexpressionvaluelength其错误原因是。

A.表达式宽度不匹配。

B.错将设计文件存入了根目录，并将其设定成工程。

26.在一个VHDL设计中Idata是一个信号，数据类型为std_logic_vector，试指出下面那个赋值语句是错误的。

。

A.idata<

=“00001111”;

B.idata<

=b”0000_1111”;

C.idata<

=X”AB”D.idata<

=B”21”;

27.在VHDL语言中，下列对时钟边沿检测描述中，错误的是。

A.ifclk’eventandclk=‘1’thenB.iffalling_edge（clk）then

C.ifclk’eventandclk=‘0’thenD.ifclk’stableandnotclk=‘1’then

28.对于信号和变量的说法，哪一个是不正确的：

A.信号用于作为进程中局部数据存储单元B.变量的赋值是立即完成的

C.信号在整个结构体内的任何地方都能适用D.变量和信号的赋值符号不一样

29.下列语句中，不属于并行语句的是：

。

A.进程语句B.CASE语句C.元件例化语句D.WHEN…ELSE…语句

30.在EDA工具中，能将硬件描述语言转换为硬件电路的重要工具软件称为。

A.仿真器B.综合器C.适配器D.下载器

31.在VHDL的CASE语句中，条件句中的“=>

”不是操作符号，它只相当与作用。

A.IFB.THENC.ANDD.OR

32.下面哪一个可以用作VHDL中的合法的实体名。

A.ORB.VARIABLEC.SIGNALD.OUT1

33.VHDL中,为目标变量赋值符号是。

A.=:

B.=C.<

=D.:

=

34.在VHDL中,可以用语句表示检测clock下降沿。

A.clock’eventB.clock’eventandclock=’1’C.clock=’0’D.clock’eventandclock=’0’

35.在VHDL中，语句”FORIIN0TO7LOOP”定义循环次数为次。

A.8B.7C.0D.1

36.在VHDL中，PROCESS本身是语句。

A.顺序B.顺序和并行C.并行D.任何

37.在元件例化语句中，用符号实现名称映射，将例化元件端口声明语句中的信号与PORTMAP（）中的信号名关联起来。

A.=B.:

=C.<

=D.=>

38．下列标识符中，是不合法的标识符。

A.State0B.9moonC.Not_Ack_0D.signal

39.在VHDL的IEEE标准库中，预定义的标准逻辑数据STD_LOGIC有种逻辑值。

A．2B.3C.9D.8

40．VHDL常用的库是（）

A.IEEE 

B.STD 

C.WORK 

D.PACKAGE

41．在VHDL中，用语句（ 

）表示clock的下降沿。

A.clock’EVENT 

B.clock’EVENT 

AND 

clock=’1’ 

C.clock=’0’ 

D.clock’EVENT 

AND 

clock=’0’

42.VHDL语言是一种结构化设计语言；

一个设计实体（电路模块）包括实体与结构体两部分，实体体描述的是（ 

）

A.器件外部特性；

B.器件的内部功能；

C.器件的综合约束；

D.器件外部特性与内部功能。

43.进程中的信号赋值语句，其信号更新是（ 

A.按顺序完成；

B.比变量更快完成；

C.在进程的最后完成；

D.都不对。

44.嵌套使用IF语句，其综合结果可实现：

（ 

A.带优先级且条件相与的逻辑电路；

B.条件相或的逻辑电路；

C.三态控制电路；

D.双向控制电路。

45.VHDL语言是一种结构化设计语言；

一个设计实体（电路模块）包括实体与结构体两部分，结构体描述________。

A.器件外部特性B.器件的内部功能

C.器件外部特性与内部功能D.器件的综合约束

46.不完整的IF语句，其综合结果可实现____。

A.时序逻辑电路B.组合逻辑电路

C.双向电路D.三态控制电路

2.下面是一个多路选择器的VHDL描述，试补充完整。

LIBRARYIEEE;

USEIEEE.STD_LOGIC_1164.ALL;

ENTITYbmuxIS

PORT（sel:

INSTD_LOGIC;

A,B:

INSTD_LOGIC_VECTOR（7DOWNTO0）;

Y:

STD_LOGIC_VECTOR（DOWNTO0））;

ENDbmux;

ARCHITECTUREbhvOFbmuxIS

BEGIN

y<

=Awhensel='

1'

ELSE

;

ENDbhv;

5、在下面横线上填上合适的语句，完成数据选择器的设计。

ENTITYMUX16IS

PORT（D0,D1,D2,D3:

INSTD_LOGIC_VECTOR（15DOWNTO0）;

SEL:

INSTD_LOGIC_VECTOR（DOWNTO0）;

Y:

OUTSTD_LOGIC_VECTOR（15DOWNTO0））;

END;

ARCHITECTUREONEOFMUX16IS

WITHSELECT

Y<

=D0WHEN"

00"

D1WHEN"

01"

D2WHEN"

10"

D3WHEN;

7、在下面横线上填上合适的语句，完成减法器的设计。

由两个1位的半减器组成一个1位的全减器

--1位半减器的描述

ENTITYHALF_SUBIS

PORT（A,B:

DIFF,COUT:

OUTSTD_LOGIC）;

ENDHALF_SUB;

ARCHITECTUREARTOFHALF_SUBIS

COUT<

=;

--借位

DIFF<

--差

END;

--1位全减器描述

ENTITYFALF_SUBIS

PORT（A,B,CIN:

ENDFALF_SUB;

ARCHITECTUREARTOFFALF_SUBIS

COMPONENTHALF_SUB

ENDCOMPONENT;

T0,T1,T2:

STD_LOGIC;

BEGIN

U1:

HALF_SUBPORTMAP（A,B,,T1）;

U2:

HALF_SUBPORTMAP（T0,,,T2）;

9、在下面横线上填上合适的语句，完成4-2优先编码器的设计。

ENTITYCODE4IS

PORT（A,B,C,D:

Y0,Y1:

ENDCODE4;

ARCHITECTURECODE4OFCODE4IS

SIGNALDDD:

STD_LOGIC_VECTOR（3DOWNTO0）;

SIGNALQ:

STD_LOGIC_VECTOR（DOWNTO0）;

BEGIN

DDD<

=;

PROCESS（DDD）

IF（DDD（0）='

0'

）THENQ<

="

11"

;

ELSIF（DDD

（1）='

ELSIF（DDD

（2）='

）THENQ<

="

ELSEQ<

ENDIF;

;

Y1<

=Q（0）;

Y0<

=Q

（1）;

10、在下面横线上填上合适的语句，完成8位奇偶校验电路的设计。

ENTITYPCIS

PORT（A:

Y:

OUTSTD_LOGIC）;

ENDPC;

ARCHITECTUREAOFPCIS

BEGIN

PROCESS（A）.

VARIABLETMP:

STD_LOGIC;

BEGIN

TMP'

FORIIN0TO7LOOP

TMP:

ENDLOOP;

Y<

ENDPROCESS;

11、在下面横线上填上合适的语句，完成一个逻辑电路的设计，

其布尔方程为Y=（A+B）（C⊙D）+（B⊕F）.

ENTITYCOMBIS

PORT（A,B,C,D,E,F,:

Y:

ENDCOMB;

ARCHITECTUREONEOFCOMBIS

=（AORB）AND（CD）OR（BF）;

ENDARCHITECTUREONE;

12、在下面横线上填上合适的语句，完成下降沿触发的D触发器的设计。

USEIEEE.STD_LOGIC_1164.ALL;

ENTITYDFFIS

PORT（D,CLK:

INSTD_LOGIC;

Q,QB:

ENDDFF;

ARCHITECTUREBEHAVEOFDFFIS

PROCESS（CLK）

IFCLK=’0’ANDCLK'

EVENTTHEN

Q<

QB<

=NOTD;

ENDBEHAVE;

13、在下面横线上填上合适的语句，完成8位双向总线缓冲器的设计。

ENTITYTRI_BIGATEIS

PORT（A,B:

INOUTSTD_LOGIC_VECTOR（7DOWNTO0）;

EN,DR:

INSTD_LOGIC）;

ARCHITECTURERTLOFTRI_BIGATEIS

SIGNALAOUT,BOUT:

STD_LOGIC_VECTOR（7DOWNTO0）;

PROCESS（A,DR,EN）

BEGINIF（EN=‘0’）AND（DR=‘1’）THENBOUT<

=A;

ELSE

BOUT<

=“ZZZZZZZZ”;

B<

=BOUT;

PROCESS（B,DR,EN）

IF（EN=‘0’）AND（DR=‘0’）THEN

AOUT<

AOUT<

A<

ENDPROCESS;

14、在下面横线上填上合适的语句，完成8位数字比较器的设计。

ENTITYCOMPIS

PORT

（A,B:

INRANGE0T0255;

AEQUALB,AGREATB,ALESSB:

OUTBIT）;

ENDCOMP;

ARCHITECTUREBEHAVEOFCOMPIS

AEQUALB＜＝‘1’WHENA＝BELSE‘0’;

AGREATB＜＝‘1’WHENA＞BELSE‘0’;

ALESSB＜＝‘1’WHENA＜BELSE‘0’;

15、在下面横线上填上合适的语句，完成一个摩尔状态机的设计。

说明:

状态机的状态图见图A,状态结构图见图B.

ENTITYMOOREBIS

PORT（CLK,RESET:

INA:

INSTD_LOGIC_VECTOR（1DOWNTO0）;

OUTA:

OUTSTD_LOGIC_VECTOR（3DOWNTO0））;

ENDMOOREB;

ARCHITECTUREONEOFMOOREBIS

TYPEMS_STATEIS（ST0,ST1,ST2,ST3）;

SIGNALC_ST,N_ST:

MS_STATE;

PROCESS（CLK,RESET）

BEGIN

IFRESET=‘1’THENC_ST<

=ST0;

ELSIFCLK’EVENTANDCLK=‘1’THENC_ST<

=N_ST;

ENDIF;

PROCESS（C_ST）

CASEC_STIS

WHENST0=>

IFINA=“00”THENN_ST<

ELSEN_ST<

=ST1;

ENDIF;

OUTA<

=“0101”;

WHENST1=>

=ST2;

=“1000”;

WHENST2=>

IFINA=“11”THENN_ST<

=ST0;

=ST3;

=“1100”;

WHENST3=>

=ST3;

=”1101”;

WHENOTHERS=>

N_ST<

ENDCASE;

ENDONE;

16、在下面横线上填上合适的语句，完成下图所示RTL原理图的VHDL设计。

LIBARRYIEEE;

ENTITYMYCIRIS

PORT（XIN,CLK:

YOUT:

ENDMYCIR;

ARCHITECTUREONEOFMYCIRIS

SIGNALA,B,C;

B<

=XINORA;

PROCESS（CLK）

IFCLK’EVENTANDCLK=‘1’THEN

A<

=C;

C<

=B;

YOUT<

=C;

17、在下面横线上填上合适的语句，完成下图所示RTL原理图的VHDL设计。

ENTITYMYCIRIS

PORT（A,CLK:

C,B:

ARCHITECTUREBEHAVOFMYCIRIS

SIGNALTA:

PROCESS（A,CLK）

TA<

=A;

B<

=TA;

=AANDTA;

ENDBEHAV;

18、在下面横线上填上合适的语句，完成下图所示RTL原理图的VHDL设计。

PORT（AIN,BIN,CLK:

COUT:

SIGNALTB,TC;

PROCESS（CLK）BEGIN

TB<

=BIN;

PROCESS（CLK,TC）BEGIN

IFCLK=‘1’THENCOUT<

=TC;

TC<

=AINXORTB;