单片集成的数字信号处理器为高保真音频应用蒋力力Word格式文档下载.docx
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达90分贝总谐波失真)。
新DSP,因此符合严格的要求,其中包括:
o内部数据字长度超过16位
o强大的指令很短指令周期倍
o有能力执行定期和不定期算法。
特殊接口还包括用于数据交汇处和控制。
建筑
这种处理器能够运行在11.3Mips(88.5ns指令周期)可达5并行行动中,每个指令。
这表现可能由高度并行Harvard建筑。
12位系数和24位数据。
换句话说,是由两个独立的数据总线;
之一有一个宽24位,以及其他宽度部分24位,部分12位。
之间的数据交换五个主要功能模块是通过这些buses。
内部功能模块,有几个单向数据通道。
主要章节是:
o乘以/积聚单位定期算法(mpac)
o算术逻辑单元为不规则算法(算术逻辑单元ALU),再加上一个白手起家软垫及注册档案
o对芯片数据存储器地址计算单位和系数更新节
o数据接口
o程序控制单元(PCU)。
主要特点
乘以/积聚单位:
o24×
12=36(37)位的产品注册
o40位元累加器
o多元高精度算术支持的硬件
o溢出检测和饱和逻辑
o2的步管道。
算术逻辑单元:
o24位数据字长
o2的操作股
o32个不同的行动计划
o片上寄存器文件构成的第5正式登记册,各24位
o多精密支持
o1-步管道。
对芯片数据的记录:
o内存:
128×
24位
128×
12位
o光碟:
两次地址计算单位,他们每个人能胜任7种不同的业务(列入模算术moduloarithmeticincluded).
数据接口:
o两个独立的串行输入/输出接口使用是格式。
每个输入/输出可处理两个渠道(R/L)的24位数据字。
o一个动态记忆体控制器能直接接口配备64KB的外部动态内存
系数更新:
o适合更新系数,可以通过串行接口使用的I2C格式通过一DMA的,以一个I/O内存页为128×
12位的。
程序控制:
o程式光碟的512×
32位
o地位和输入/输出寄存器两次级堆栈子程序。
执行周期时间:
o88,5ns。
技术:
到2微米双金属的CMOS。
图1是一个简化框图主部门分布结构的数据总线和数据通道的处理器。
指示流量是完全分开和独立处理内部程式控制单元(Harvard结构)。
图1--数字信号处理器
累积再乘以/累聚科一乘法阵列的24×
12位和一个累加器。
输入寄存器(PX和PY),36-位的产品注册和40位累加器注册功能为流水线寄存器。
单位管道,包括运输的操作数,因此,有一个深度的两个。
一个溢出检测机组控制裁剪和饱和节,这特点由一个专门的状态寄存器旗可见。
多精度算术支持硬件使用2张(-11)的转移和格式的调整设施。
图2是这一个功能框图。
图2--乘以/累积单位
ALU/R采用的文件单位
另一项AKU(图3)结合了3个段口注册文件,下设5个已登记的被增补到处理器架构。
这个单位演示不规则算术,并与24位操作数。
共有32个不同的业务(moadic并矢),可以演示。
特别做法是实施支持多精度算术。
5个注册文件都是真实的三端口寄存器允许每注册演出两场读操作和一个写操作,同时进行。
在ALU/R采用的文件单位,输入寄存器PA,PB和注册文件是被视为通道名册,导致通道线深度的一个操作交通工具。
图3--ALU/R文件单位
数据存储与更新单元
该处理器拥有3幢晶片资料记忆体(图4)。
RAMA载有128个字的24位和RAMB当作系数内存128,换句话说12比特系数光碟的面积相同的是两个片上地址计算单位用于处理算术。
该指令集,其中包括模运算,可以让数位过滤。
图4--数据存储器更新单元
在一个图形均衡器,数以千计的系数可能会被要求对系统进行控制,它的必要系数交换在正常处理器操作时没有停止。
一个系数更新beln实施,为这个目的。
它采用集成电路串行协议接口与外围外设,并允许直接记忆体存取(DMA)在以额外的I/O页的系数RAM的。
同步逻辑,可确保只有成套更新的系数分别为存取所应用程序。
通信与外部周边设备,可双向数据和这使得处理器经营作为SLA的电子接收器或slavetransmitter,据该集成电路议定书。
并行数据接口
一个动态内存控制器已经被加入,因为实现音频延时线是非常重要的数字音频系统。
多达10个独立的延迟线路可处理一个样本期间使用外部动态RAM的64K字节。
此接口控制的一个有限状态机的使用认可的解决方案。
程序员模拟这个单位的组成;
正式登记册的运输通道,每间房为并行数据流通过xbus和登记ADOR。
这些发送地址发送到指定单位Y-BUS。
读/写操作这些登记册是用来控制有限状态的。
图5是一个简化框图。
图5--并行数据接口
串行数据接口
在两个独立的串行接口的情况下,有能力处理一个单独的立体声输入和输出频道。
该标准协议的数据交换在高保真数字音频系统是使用。
图6是一个框图串行界面。
数据流控制并行读/写操作上的I/O名册经xbus。
串行时钟(SCK)和一个信号通道选择(WS),是从外面的世界。
图6还包括一个时序图,为的是议定书。
特别执行的串行数据接口允许处理器演示背景任务中,除了定期任务演示过程中,每个音频采样(前景任务)。
后台任务,是假定有一个很大较低的采样率比前面的任务。
如果前台的工作,并不需要这么多处理器周期一个样本期外,其余周期累积到他们所代表的样本,时间长足以履行背景的任务。
该行动中,然后由程序员使用专用旗帜。
此功能可以显着提高功率的处理器在许多应用中。
图6串行数据接口功能时序图的I2S议定书
指示
数据流通过处理器是由四个不同类型的32位指令。
每类指令构成的各个领域,内容为分别解码,以获得控制信号路段的处理器架构。
指示存放在程序存储器内部程式控制单元。
指令流是完全分开,并保持在该程序控制单元。
预取技术被记录作为标记进入专用控制寄存器。
这些都是通常提供给程序员作为分支操作期间适用的应用程序。
图7(a)展示4种不同类型的指示和图7(b)给出的一个例子汇编语言程序报表。
图7(a)指令类型(b)程序语句的例子
应用
数字信号处理器被设计为高保真数字音频系统的一部分,如图8。
图8数字音频系统
应用表明,图9作为计划在数字信号处理器。
它显示一个动态范围的压缩机的原则。
如果一个音频源动态范围宽(如CD播放器)用在吵杂的环境中(如汽车)这个来源的可用动态范围不得不转化成在噪音楼上或者安静的声音将不被听到的一个范围。
图9动态范围压缩机
图10说明了显示在图9中的应用的一个可能的延伸部分。
此系统修改压缩特性,动态范围压缩机,以适应背景噪音水平。
这个系统可以作为一种智能自动音量控制在车中。
这有个好处,是声压级将永远超出背景噪音,通过一个预定的水平,甚至当背景噪音在其最响的时候。
图10自适应动态范围压缩
实现芯片
该芯片是以双金属2微米CMOS过程制造的。
为了发展目的,没有译本,没有光盘,被包裹在一个144引脚网格阵列(PGA)。
这个掩饰的程序版本被应用于52引脚塑料有引线芯片载体(PLCC)。
参考文献
1。
W.Bradinal-一种高性能CMOS立体声ADC和四DAC的芯片组,为数字音频;
ICCE文摘,1987年,美国芝加哥。
2。
飞利浦协议规范为一个串行跨集成电路控制数据通信芯片(I2C)。
3。
飞利浦协议规范为一个串行立体声内部集成电路声音数据通讯(I2C)。
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